如何使用vivado isim仿真

使用vivado isim仿真的方法和过程如下：

1) 测试平台建立；

a) 在工程管理区点击鼠标右键，d出菜单选择New Source，d出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c) 选择要仿真的文件，点击NEXT；

d) 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial…end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100;

SW = 7;

#100;

SW = 11;

#100;

SW = 13;

#100;

SW = 14;

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；

3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

vivado安装如下：

首先下载vivado webpack installer,目前最新版本为20191。

开始安装，可以选择VIvado HL Webpack版本点击next继续安装。

接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。

接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。

Vivado使用

本使用指南将指导读者在 Xilinx Vivado 环境下，使用 Verilog HDL 语言设计一个简单的数字电路样例。

一个典型的设计流程包括创建 model，创建用户约束文件，创建 Vivado 项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成 bitstream 文件，最后将 bitstream 文件下载到硬件中，并确认硬件能否正确的实现功能。

读者即将学习的设计流程将基于 Artix-7 芯片的 Basys3 基板和 Nexys4 DDR 基板。

一个典型的设计流程如下图所示，画圈数字的顺序将和本指南中的指导步骤的顺序一致。

一、Vivado 主菜单 Tools->Settings，打开设置对话框，左侧选择Toolbar Settings -> Text Editor，右侧 Current Editor 默认是 Vivado Text Editor，选择 Custom Editor，然后点击右侧即可打开编辑器选择对话框。

二、如果Sublime的安装目录未添加到系统变量PATH中，则使用全路径引用Sublime编辑器，比如：

C:/Program Files/Sublime Text 3/sublime_textexe [file name]:[line number]

三、

如果Sublime的安装目录已经添加到系统变量PATH中，直接引用Sublime编辑器，比如：

sublime_textexe [file name]:[line number]

四、注意[file name]:[line number]，两个中括号之间只有一个冒号即可。当使用Sublime打开Verilog代码文件时，光标会跳过文件头的注释，在可编辑的代码行闪烁。如果使用示例中的UltraEdit的格式，文件打开时，光标只会在第一行。

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