用verilog代码编写下面的程序

这就是把ABC三个电台的启动信号变为输入，XY的启动信号为输出，列出真值表就行了吧。

真值表为：

a

b

c

x

y

0

0

0

0

0

0

0

1

0

1

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

always @(posedge clk or con or cnt1 or negedge rst) 这句改成always @(posedge clk or negedge rst)

不能。

单纯的Protesu仿真是不够的，因为Proteus库中缺少FPGA，只能退而求其次，Proteus中选择古老的MSI进行仿真，同时Diamond中进行Verilog设计，ModelSim中做功能仿真。

没人会答的，这么低的分，还得做键盘扫描，不过PLD/FPGA这么多引脚也不用扫描，一个脚一个数。 你怎么就这么懒呢，会用单片机编的话，知道了控制思想，什么语言不一样编。

而且转角是由步进电机决定的，关编程鸟事。

<<和>>是

移位运算符

，x<<y的意思就是把x按照位左移y位。比如x

=

1100

1010,

y

=

2那么x

<<

y

=

1100

1010

00

同理>>就是右移啦，一样的。

在verilog中，因为FPGA不太好实现乘除之类的运算，所以有时会用左移右移来表示某些特殊情况的乘除法。比如这句ClkFrequency>>5就是相当于ClkFrequency/(2^5)

原理：

用一个足够大的计数器，对主时钟进行计数，(比如计数器定义为reg[5:0]count;那么你可以定义当count为何值时翻转时钟，那么就可以得到频率可变的时钟)。

但是这样做的话，只能得到50%占空比的脉冲。用于伺服电机，脉冲应该也是可变的才对。这时候再加一个计数器count2，两个计数器同时计数，一个代表正脉宽，另一个代表负脉宽，调节两个计数器的大小就可以实现频率、脉冲同时可变了。

具体方法：

1、当保持count+count2值不变时，则频率不变，调节count和count2的值（其实就是一个加多少另一个就减多少了）就可以改变占空比

2、如果count+count2的值也改变，那么频率也就改变了。

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