需要用verilog来设计一个计数器，并用led来显示结果，在ise平台仿真。应该如何设计，是做一个流水灯来还

你是要计数器显示结果，是需要LED数码管显示吗？如果不要可以直接输出4位LED灯。

如果数码管，你就要输出可能不止4位，计数器是输出4位，然后，每一位判断输出显示一个数字，如：

0000 -->数字0，7段LED数码管，可能就是 7‘b011_1111（分别控制7段数码管的一段，其实就是是否点亮数码管）

0001-->数字1，7段LED数码管，可能就是 7’b000_0110

always @ (in)

begin

case (in)

4'b0000: seg<=7'b0111111

4'b0001: seg<=7'b0000110

4'b0010: seg<=7'b1011011

4'b0011: seg<=7'b1001111

4'b0100: seg<=7'b1100110

4'b0101: seg<=7'b1101101

4'b0110: seg<=7'b1111101

4'b0111: seg<=7'b0000111

4'b1000: seg<=7'b1111111

4'b1001: seg<=7'b1101111

4'b1010: seg<=7'b0000000

default:seg<=7'bx

endcase

仅供参考，如有帮助，请采纳，谢谢！

不要 <1>counter<=1'b0而要 count<=0即可 ！

<2>counter<=counter+1'b0而要 counter<=counter+1即可！

要是搞不定，QQ:1278020170。洒家给你整整...

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