用verilog编写一个最简单的加减乘除的计算器的程序

verilog是有加法器乘法器的。也直接识别 + - * / 符号。

module kjasdja(a,option,b,result)

input option,a,b

output result

always @(a,b,option)

begin

result_r=0 //结果寄存器清零

case(option)

+:result_r=a+b

-:result_r=a-b

*:result_r=a*b

/:result_r=a/b

assign result =result_r

endmodule

大概算法就腔桥拦这样。写的仓促，语法可能消扒有误。另外除法reg类型只能存储整数部分，小数通过移位 *** 作实伍胡现，比较麻烦。比如3/5=0.6

做的时候先3=30，然后30/5=6,然后对6在数码管的显示进行调整就好。把6显示在小数点后面1位就好

应当调出使用ISE中的除法器的ip核,直接写除号不能综合，

在HDL中直接写乘除号都不能综合出电路的,那是留给访真用的语法。

　掘瞎　Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形睁散饥式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期悉返开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。

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