推进半导体技术发展的五大趋势

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

深圳特区成立40周年之际，首届慕尼黑华南电子展在深圳国际会展中心举办。期间芯师爷专访了全球电子产业链的近20家领先企业、潜力企业的领袖及高管，特别推出“慕名而来·圳好”专题报道，与众多业内人士共同探讨全球电子产业趋势、中国半导体发展和技术创新等热点焦点话题。

本文为芯师爷专访极海半导体资深产品总监王超实录。王超，极海半导体资深产品总监，拥有近20年芯片原厂市场及产品规划经验，曾在ST（意法半导体）、NXP（恩智浦）等企业MCU部门长期任职。

珠海极海半导体有限公司（以下简称：极海半导体） ，是艾派克微电子旗下全资子公司。极海半导体具有20年的集成电路芯片设计经验，现产品涵盖32位工业级通用MCU，低功耗蓝牙芯片以及工业物联网SoC-eSE大安全芯片产品与方案。

采访实录

1、您对慕尼黑华南电子展的初印象是什么？

极海半导体资深产品总监王超：

慕尼黑华南电子展在深圳虽是首次开展，但其实在电子行业内闻名已久，慕尼黑电子展在行业内的影响力以及展会策划能力是值得信赖的。所以这一次就先祝本次电子展完圆满成功。

2、本次参展极海半导体带来了哪些新的产品展示？请介绍下它们的性能特色、主要优势等。

极海半导体资深产品总监王超：

关于新产品， 极海这次带来了两个系列产品，一是通用32位MCU系列；二是针对于高端工业物联网领域的大川GS系列

32位通用MCU系列中，极海推出了工业级扩展型APM32F072xB和工业级增强型APM32F051x8系列MCU新品。

这两款MCU采用全新的制造工艺，新增电容触摸功能和HDM CEC接口，可精准识别触控输入指令，满足高级控制应用需求，实现了比市场主流竞品低50%的超低运行功耗、高1倍以上的Flash擦写速度。

另外我们今年还推出了5款针对高端工业物联网领域的大川GS系列SoC-eSE大安全芯片。这个系列产品全系列产品都是基于国产平头哥玄铁CPU，支持双核、4核到7核的多核异构架构，符合国密二级标准，并采用国内领先水平的嵌入式eSE安全单元技术，具备全方位一体的安全防护能力，相比市面上较多的独立安全芯片方案，大川eSE单芯片SoC方案具有更高集成性、更低功耗和更高安全性。

3、极海半导体成立的契机是什么？目前极海半导体的产品布局是怎样的？

极海半导体资深产品总监王超：

极海半导体前身是艾派克微电子2015年成立的物联网芯片事业部，经过了4年的内部孵化，为顺应物联网的行业的蓬勃发展，于2019年12月正式成立为独立运营公司。

其实当公司业务做大，需要扩增规模进入下一个领域的时候，大多都会采用这种矩阵形式来经营管理，成立独立公司有助于子公司的业务灵活运营，便于激励和业绩考核。

目前母公司艾派克更聚焦于打印机及打印机周边芯片开发，极海的主营业务主要在打印行业以外，现 产品涵盖32位工业级通用MCU，低功耗蓝牙芯片以及工业物联网SoC-eSE大安全芯片产品与方案。

4、截止当前，极海半导体的MCU系列产品在技术和市场上有何新发展？

极海半导体资深产品总监王超：

在市场方面，极海 APM32系列MCU自2019年量产发布以来，已广泛应用于消费电子、智能家居以及医疗设备领域。且极海已经通过IEC61508认证拓展至工业领域， 与国内工业智能制造的标杆企业建立了密切合作 ，为工控核心设备提供高安全、高可靠性国产MCU产品方案。目前极海已经在定义和设计M4和M7内核的中高端MCU。未来，极海还将布局高价值、高门槛的车规MCU市场，实现MCU领域的全行业覆盖。

从技术上来说，极海的产品有以下几个优势：

1）稳定可靠 ：全系列产品工作温度覆盖-40 ~+105 ，ESD等级高达8KV，抗干扰性强，可满足严苛工作环境需求。

2）可移植性好 ：有助于客户降低芯片替代成本，缩短产品开发时间，加速产品上市。

3）安全性高： 已通过中国IEC61508和USB-IF认证，并支持工业级MCU+安全芯片产品组合，符合工业和车用高可靠性标准，目前正在申请德国相关认证。

4）定制能力强 ：基于极海多年的产品开发经验，极海能满足客户多种内核、多种架构的SOC的定制需求。

5、近两年国产MCU发展得比较快，市场出货量不断攀升，您如何看待现在的国产MCU市场？

极海半导体资深产品总监王超：

目前5G新基建、人工智能以及物联网万亿级市场的持续发展，为国产MCU带来了广阔的市场空间。另外，中美贸易战也催化了芯片国产替代进程，在内外因素的双重影响下，国产MCU迎来了新一波快速发展的机遇。

但值得注意的是，国产MCU虽然在加速发展，但目前来说主要集中在中低端应用领域，高端市场仍被国外厂商占据主导地位。

6、在未来的规划中，极海半导体的MCU将在哪些方面加强产品优势，增强市场竞争力？

极海半导体资深产品总监王超：

从极海来说，未来一方面将加大MCU芯片研发投入和技术创新力度，为客户提供更低功耗、高更性能、更高稳定性和性价比的产品。极海将在2021年年底推出基于M4内核的中高端产品，基于M7内核的芯片也在积极筹备中，意向客户们也可以找极海多交流。

另外， 针对高端工控领域，我们将推出工业级 MCU+安全 芯片的产品组合策略；针对消费电子领域，我们将提供基于 MCU+蓝牙、MCU+传感器、MCU+WIFI、MCU+认证 等方案，为市场提供更多面向不同场景的定制化方案。

7、 极海半导体的大川系列是安全芯片，您认为芯片设计该从哪些方面保障物联网的安全？

极海半导体资深产品总监王超：

极海大川GS系列安全芯片设计是从以下3个方面去保障物联网的安全性：

一是芯片的安全化+可靠容错设计 ：通过构建可信执行环境和可定制化的硬件机制，保障物联网安全资源的机密性和完整性。

二是采用高集成度的eSE嵌入式芯片设计 ：以安全子系统是作为单芯片内嵌模块，可实现多位一体的安全防护，这样能有效保障芯片器件自身安全以及物联网数据信息安全。

三是多核异构芯片设计 ：采用全国产平头哥玄铁CPU，可提供双核、4核至7核的灵活混编CPU内核设计，具备“业务应用加速与安全防护”双重优势，支持物联网特定领域的专用IP定制。

8、现在市场如何看待物联网的安全问题？

极海半导体资深产品总监王超：

随着物联网万亿级市场的持续发展，像用户的数据被窃取，终端的设备遭到非法地 *** 控等安全威胁也越来越多地暴露出来。这样一来保障物联网数据传输、设备连接过程中的信息安全，对于稳定有序的互联时代的发展至关重要。

尤其是国际贸易争端加剧，现在 越来越多的国内企业开始关注和重视物联网安全问题，并且急切 的 寻求安全的国产芯片替代方案。 所以极海除了刚才提到的大川GS系列安全芯片，未来还将不断推出专注于物联网安全的产品和方案。

9、您对明年慕展有什么期望？是否会继续参会？

2021年我们会继续支持慕尼黑华南电子展。同时也期待我们在展会上能不断提升品牌知名度，收获更多优质客户。

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