如何编译NC-Sim的VHDL以及Verilog仿真库

要解决这一问题，需要执行下列步骤。

编译Verilog HDL库

将输出目录中的cds.lib文件复制到其它位置

在编译Verilog HDL库的输出目录中编译VHDL库

编辑刚刚生成的cds.lib文件，并添加第一个cds.lib文件的内容，除了以下面语句开始的第一行

include ${CDS_INST_DIR} ...

这一问题计划在Quartus II的更新版本中解决。

环境：我用RHEL4装ic5141，能完美支持tsmc18rf库。

但是PDK中的pdf说这个CSMC的库支持ic5.0，没说支持ic5141。此问题末尾再提

安装CSMC库经过如下步骤：cds.lib中添加库路径；往工程文件夹中复制.tf 和display文件打开cadence新建库，attach到CSMC库；新建原理图仿真（可调用器件且颜色显示正常），打开ADE--setup--model libraries 中根据spectre库的readme填写lib如下： ，显示不全请见谅：附上readme中相关内容如下：

**************以下是附****************

b. for Spectre

1) Please specify the corner model by "include" statement as follows:

include "lib_path/libfile_name" section=section_name

e.g.

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=tt_5v ----MOSFET

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=tt_60v ----MOSFET

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=biptypical ----BJT

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=jfetypical ----JFET

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=diotypical ----Diode

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=dsbtypical ----Schottky Diode

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=dztypical_6d5v ----6.5V Zener Diode

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=restypical ----Resistor

include "/home/user/csmc/s05hvcdtst3600v05.scs" section=captypical ----Capacitor

2) define device or subcircuit condition as following statement:

e.g.

m1 (d g s b) mn l=0.6u w=20u m=1 ----MOSFET

q1 (nc nb ne) qvp5x5 ----BJT

j1 (d g s) jfetba4d5x5 ----JFET

d1 (n1 n2) dnppw area=3.6e-9 pj=2.4e-4 ----Diode

d1 (n1 n2) dswhnw1_5x5 area=2.5E-11 perim=2E-5 ----Schottky Diode

xdz1 (n1 n2) dzpnw6d5_2d5 area=6.25E-12 perim=1.0E-5 ----6.5V Zener diode subcircuit

r1 (n1 n2) rhr2km l=100u w=5u ----Resistor subcircuit

c1 (n1 n2) cpip20v area=4.77e-8 pj=1.71e-3 ----Capacitor

note: add the voltage on Poly1 when using cpip5v&cpip20v&cpip40v

xm1 (dm gm sm bm bnm) mn60vtbn3 w=20e-6 l=1.2e-6 count=1 ----mn60vtbn3 subcircuit

**************以上是附****************

netlist and run，然后annotate查看DC operating points。电容和电阻的直流工作点不能显示，用results-print打印电容或电阻的直流工作点也是空白。如下

再annotate其他一些选项比如 Net names, Component Parameters, Design Defaults，显示Error 或者不显示。

你这里面有两个错误，都是很简单的错误。

Candence的NCSIM工具报的还是很精确的，因为它把你错误的位置都报告出来了。

第一个错误：

txd<=data[0]

|

ncvlog: *E,NOTSTT (/home/kexin74/nc_work/uart/my_uart_tx.v,198|36): expecting a statement [9(IEEE)].(这行是红色）

错误解答：txd<=data[0]多了个分号，造成报出expecting a statement [9(IEEE)]的错误。

第二个错误：

end

|

ncvlog: *E,EXPENM (/home/kexin74/nc_work/uart/my_uart_tx.v,199|25): expecting the keyword 'endmodule' [12.1(IEEE)].(这行是红色）

错误解答：

这个错误在end后面，应该有个模块结束的关键词：endmodule，这个关键词在最后，所以就报出了expecting the keyword 'endmodule' [12.1(IEEE)].的错误

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