Vivado生成.bin文件并烧录

1.在Settings里勾选-bin_file选项，如图1所示。

2.添加约束文件到工程中，如图2所示。

3.编译项目即可生成.bin文件。

1. 选择Tools>>Generate Memory Configuration Files...，如图3所示。

2.如图4所示，设置生成.bin的选项，然后点击OK生成.bin文件。

vivado安装如下：

首先下载vivado webpack installer,目前最新版本为2019.1。

开始安装，可以选择VIvado HL Webpack版本点击next继续安装。

接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。

接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。

Vivado使用

本使用指南将指导读者在 Xilinx Vivado 环境下，使用 Verilog HDL 语言设计一个简单的数字电路样例。

一个典型的设计流程包括创建 model，创建用户约束文件，创建 Vivado 项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成 bitstream 文件，最后将 bitstream 文件下载到硬件中，并确认硬件能否正确的实现功能。

读者即将学习的设计流程将基于 Artix-7 芯片的 Basys3 基板和 Nexys4 DDR 基板。

一个典型的设计流程如下图所示，画圈数字的顺序将和本指南中的指导步骤的顺序一致。

第一，在对应厂家的编译工具软件新建一个工程。

第二，将你的 VHDL文件加入工程中去。

第三，添加约束文件。

第四，编译。

第五，将编译文件通过JTAG接口下载到FPGA中。

如果一切OK，那到此为止。

如果ADC数据不正确。则：

第六，代码里面增加信号分析文件。

第七，重新编译加载。

第八，通过厂家分析工具，查看各信号是否正确。

如果找到问题，则OK。

如果没有找到问题，则抓取更多信号，重复第六，第七，第八，直到问题解决

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