vivado的bit和elf合在一起不生效

1）在Vivado软件里找到Settings设置选项，进入，点击Bitstream选项，将 bin_file 勾上，点击 OK

2）点击 generate bitstream （可以分步进行，Run Synthesis—Run implementation— genereate bitstream），生成 bit 文件和 bin 文件。

3）点击 open hardware manager，连接板子

4）在Hardware面板中右击FPGA器件（xc7a35t_0），选择Add Configuration Memery Device。

5）在d出的添加配置存储器的界面中，找到板载的Flash存储器型号，点击OK，完成添加。这里开发板flash型号是（ n25q64 ）选择3.3v。

6）添加完成后，Vivado会提示添加完成，是否立即配置存储器。点击OK，进入配置存储器的界面，开始将二进制bin文件烧写到外部配置flash存储器中。

7）找到二进制bin文件，选中，进行代码烧写, 实现上电自启动，完成程序固化。

ELF文件存在两种视图：链接视图和执行视图。找不到ELF文件就是因为文件丢失了，可能是默认文件夹里没有ELF，下载放在默认文件夹就可以了。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

1. 首先在vivado SDK中分别建立两个工程

注意：如上图所示，Core0 工程建立时选择ps7_cortexa9_0, Core1 工程建立时选择ps7_cortexa9_1

完成后如下图所示：

2.配置Core1即从核中的BSP文件

在下图中画圈处，配置：-DUSE_AMP=1

3 配置Core0和Core1的DDR空间分配

通过修改lscript.ld文件中的内容，可以改变在存储器中的执行位置，

因为ELF文件是加载到DDR中执行的，所以两个DDR地址不能重合

Core0的配置 ：画圈处 栈空间也要分配，防止溢出

Core1配置

4 建立FSBL文件，并配置mian()文件

配置main() 跟第三步中的DDR空间配置有关

在FSBL的src中找到main.c文件打开，在里面添加下面一段代码，用于启动CPU1：

#define sev() __asm__("sev")

#define CPU1STARTADR 0xFFFFFFF0 //Core1 DDR配置中的SIZE大小

#define CPU1STARTMEM 0x10000000 //Core1 DDR配置中的起始地址

void StartCpu1(void)

{

#if 1

Xil_Out32(CPU1STARTADR, CPU1STARTMEM)

dmb()//waits until write has finished

sev()

#endif

}

将上面的代码在main()中添加到：

Load boot image的位置，将CPU1的启动函数，放置于此位置，改动后的代码段如下：

5 生成mcs文件和烧写mcs文件到QSPI Flash

单击‘Core1’，选择Xilinx Tools –>Create zynq boot image，选择Add，选择文件…/ Core1/Debug/ Core1.elf,点击打开。然后选择Core1.elf, Core0.elf在Core1.elf上面。然后在Output pach后面把boot.bin修改为Boot.mcs。然后点击 Create Image

选择Core0

选择文件生成存储地址

选择MCS

画圈处是添加的文件

顺序为：FSBL.elf.bit文件 Core0.elf Core1.elf

点击Create Image 生成.mcs文件

6 完成 *** 作 将 .MCS 文件烧写进板子里

bin文件用来烧写到SD卡，mcs文件用来烧写到QSPI flash中 ，

选择Xilinx Tools –>Program Flash，在Image File后面选择刚才生成的Boot.mcs文件，Offset为0x0，Flash Type为qsip_single。勾选Blank check after erase和Verify after flash。检查开发板上电和连线状况，然后点击Program