verilog 中begin 和end 的详细用法_IT百科

1、首先，在项目上右键，点击New Source创建新的代码文件。

2、选择User Document创建自定义的文本文件，文件名和后缀随意。

3、创建好后，在下方切换到Files面板，双击打开该文件，按照自己喜欢的形式输入数据。

4、数据文件写好后，在项目上右键，点击New Source，接着选择Verilog Test Fixture，输入文件名并继续，选择待测模块，接着创建文件。

5、双击打开该文件，看到待测试模块输入对应了一些reg寄存器类型，输出部分对应了一些wire类型。添加两个parameter常量，接着添加计数变量J用于for循环，添加一个向量数组用于存放文件读取的数据。

6、如图是程序自动生成的实例化和连接待测模块的代码，在下面的initial begin ... end之间编写测试代码就可以了。

<!doctype html>

<head>

<title>动态背景演示</title>

</head>

</div>

</body>

</html>

楼主可直接复制上面的代码另存为HTML，可看效果，请采纳。

可以吧这两个form嵌入到panel上啊，panel放在tabcontrol上。

下面是把form显示到panel上方法，至于panel放在tab上就不说了：

procedure PnlShowForm(ShowForm:TFormClass)

procedure PnlShowClear

procedure

TFrmMain.PnlShowForm(ShowForm:TFormClass)

var

MyForm:TForm

begin

PnlShowClear

MyForm:=ShowForm.Create(Application)

MyForm.Parent:=PnlShow

MyForm.Left:=0

MyForm.Top:=0

MyForm.Show

end

procedure TFrmMain.PnlShowClear

var

i:Integer

begin

for i:=0 to PnlShow.ControlCount - 1 do

begin

if PnlShow.Controls[i] is TForm

then

PnlShow.Controls[i].Free

end

备注:子窗口formstyle属性要设为fsNormal,设为其他值子窗口显示在父窗口中,而不在panel内,和panel分离.

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