KEIL仿真调试时，调试栏显示周期时间和仿真IO模拟口跳动频率不一致，这是怎么回事求大神解答

你用的不是软件仿真吧，只有软件仿真才能根据你设定的晶振和执行语句，显示出运行的时间。

另外你单步看一下，你的截图显示指令已经执行了6000多万次了，谁知道sec显示的范围是多少呢。

首先，我不认为这样的代码可以综合出电路，因为FPGA CPLD都是没有除法器的，但是个别芯片具有乘法器，所以我建议您在这种情况下，先看你的待用芯片具不具有乘法器，有多少乘法器资源可以使用；modelsim仿真的是verilog的写法和要实现的逻辑功能，所以符合verilog语法功能的乘法除法都可以被仿真出来，具体几个周期出来由您的写法决定，上述代码确实是一个周期实现的，因为它的触发条件就是clk的上升沿，在第二个上升沿来之后 e已经被赋值了，刚好一个clk周期；上述周期决定于您的clk频率是多少，仿真时需要给定仿真时间精度和每个timescale参数便于查看仿真时序；在实际电路中，情况就复杂的多了，比如，你要实现1个clk实现10万次的乘法运算并且累加一次同时移位一次；这样的话我可以告诉你肯定没有哪个芯片有这么多资源让你“一次”完成这么多功能；但是可以把CLK变快10万倍，这样同样的时间里，因为执行速度快，所以分10万次完成上述功能是没有问题的；这是“面积与速度“的原则，不知道你看懂了么

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