用VerilogHDL设计一个FPGA定时器！

首先PLL应用就不用说明了，这个直接调用内部软核来实现，没有涉及到代码。就分频代码我简单写个8分频的代码，其他的大同小异。
module div_8(clk_100M,rst,clk_125M);
input clk_100M,rst;
output reg clk_125M;//8分频输出125M
reg[3:0] temp;
always@(posedge clk_100M or negedge rst)
begin
if(!rst)
begin
temp<=4'b0000;
clk_125M<=1'b0;
end
else if(temp==4'd3)
begin
clk_125M<=~clk_125M;
temp<=4'b0000;
end
else
temp<=temp+1'b1;
end
endmodule
这个只是8分频代码，其他的16分频可参考这个来写，原理是一样的。

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