fpga时钟不连续

fpga数字钟的原理是振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。计数满后各计数器清零，重新计数。计数器的输出分别经译码器送数码管显示。计时出现误差时，可以用校时电路校时、校分。控制信号由1×5矩形键盘输入。时基电路可以由石英晶体振荡电路构成，假设晶振频率1MHz，经过6次十分频就可以得到秒脉冲信号。译码显示电路由八段译码器完成。

这个啊，你像下，如果输入的频率的带宽比较大的话，你的校准频率固定的话，就会产生很大的误差了，比如你的校准频率是1MHz的，而输入的是5M的或者更大的，这样的话误差很大的。所以这就是要多点比较好。而已如果你的是1MHZ输入的知识100HZ。那你要计数的就很多了，浪费空间。

程序设计问题。

FPGA时序通过后，需要编写程序来控制FPGA的输入输出。程序设计可能存在问题，如逻辑错误、数据类型不匹配等，导致程序运行错误。

FPGA时序是指在FPGA芯片内部以及与外部器件之间，各种数据信号和时钟信号的传输时间和延迟时间等参数的规定和限制。

这是一个 RAM的程序。

这里面用到了类似 数组 的概念。

reg[7:0] Memory [63:0]; 这个定义表示 64 个 8bits 数。

always @(posedge dataInterrupt)

begin

if(dataIn ==8'h30)

begin // 这个if 表示 输入数据为 8'h30 的时候，

memIndex<=0; // 地址为 0

Memory[0]<=8'hff; // 0地址存储的数据为 8'hff

end

else

begin

Memory[memIndex]<=dataIn; // 将输入数据写入对应的地址中

memIndex<=memIndex+1'b1; // 地址自增 1

if (memIndex == 63)

begin

memIndex<=63; // 写满了64个数据，就不动了，除非输入数据为 8'h30

end

end

end

assign dataOut = Memory[Address]; //这是读数据，将 address 地址对应的数据读出来。

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