基于两块Cyclone II FPGA的串口相互通信问题!

这个是UART接收。因为只有数据线，没有时钟，这种叫异步通信。

首先双方必须约定好通信用的时钟频率，但是双方用的时钟必定有误差，而且不知道每个bit的起始时间。这两点是造成你有时候收到对的，有时候收到错的原因。所以必须要用高倍的时钟来采样，一般用8倍、16倍。

仅仅简单实现的话，用8倍举例，如果另一块板子（或PC）发过来的是数据，发送一个bit用的时钟频率是1152KHz的话，那么自己板子上要先产生一个1152 x 8 = 9216KHz的内部时钟。用这个时钟对收到的串行数据进行采样，理论上讲，每个bit可以得到7-8个采样点。

接下来第一步就是找起始bit，如果连采3次（或4次）都是0的话，说明找到起始bit了，并且当前采样点大概在这个bit的中间了。那么从现在开始，每过8个时钟，就能采到下一个bit的中间位置。然后把这8个采到的bit组成一个byte就行了。这样，才能得到稳定而正确的数据。最后，过8个时钟，再采一下，确保后面跟着的bit是高，表示结束。如果不是，说明有错发生了，没关系，重新搜索起始bit就好了。

下面，我写了个例子供参考。

library IEEE;

use IEEEstd_logic_1164all;

use IEEEstd_logic_arithall;

use IEEEstd_logic_unsignedall;

entity UART_RX is

port (

reset_n : in std_logic;

clk : in std_logic;

rx : in std_logic;

dout : out std_logic_vector(7 downto 0);

dav : out std_logic

);

end UART_RX;

architecture UART_RX_arch of UART_RX is

type UART_RX_STATE_TYPE is (WAIT_START, DATA, STOP);

signal curState : UART_RX_STATE_TYPE;

signal bits : std_logic_vector(7 downto 0);

signal smpCnt : integer range 0 to 7;

signal bitCnt : integer range 0 to 15;

begin

process(reset_n, clk)

begin

if reset_n = '0' then

curState <= WAIT_START;

bits <= (others => '0');

smpCnt <= 0;

bitCnt <= 0;

elsif rising_edge(clk) then

case curState is

when WAIT_START =>

if rx = '0' then

if smpCnt = 3 then

curState <= DATA;

smpCnt <= 0;

else

curState <= WAIT_START;

smpCnt <= smpCnt + 1;

end if;

else

curState <= WAIT_START;

smpCnt <= 0;

end if;

bits <= (others => '0');

bitCnt <= 0;

when DATA =>

if smpCnt = 7 then

if bitCnt = 7 then

curState <= STOP;

else

curState <= DATA;

end if;

smpCnt <= 0;

bits <= rx & bits(7 downto 1);

bitCnt <= bitCnt + 1;

else

curState <= DATA;

smpCnt <= smpCnt + 1;

bits <= bits;

bitCnt <= bitCnt;

end if;

when STOP =>

if smpCnt = 7 then

curState <= WAIT_START;

smpCnt <= 0;

else

curState <= STOP;

smpCnt <= smpCnt + 1;

end if;

bits <= bits;

bitCnt <= 0;

when others =>

curState <= WAIT_START;

bits <= (others => '0');

smpCnt <= 0;

bitCnt <= 0;

end case;

end if;

end process;

dout <= bits;

process(reset_n, clk)

begin

if reset_n = '0' then

dav <= '0';

elsif rising_edge(clk) then

if curState = STOP and smpCnt = 7 and rx = '1' then

dav <= '1';

else

dav <= '0';

end if;

end if;

end process;

end UART_RX_arch;

这里，我对时钟没有做处理，你可以根据你的情况产生一个8倍时钟，再送给这个模块。同时，产生的dav如果你希望跟你的系统时钟周期等宽的话，也要做上延检测处理。

你如果是用FPGA逻辑实现的串口收发控制器的话应该是用状态机实现的串并转换，那么你加一个变量I你的发送BUF也就是并行的数据是16位的，你只用作一个8位的串并转换，再每个状态下I都加1像下面这样：

bit1 : begin dataout <= data_buf[i]; state <= bit2; i<=i+1; end

bit2 : begin dataout <= data_buf[i]; state <= bit3; i<=i+1; end

bit3 : begin dataout <= data_buf[i]; state <= bit4; i<=i+1; end

bit4 : begin dataout <= data_buf[i]; state <= bit5; i<=i+1; end

bit5 : begin dataout <= data_buf[i]; state <= bit6; i<=i+1; end

bit6 : begin dataout <= data_buf[i]; state <= bit7; i<=i+1; end

bit7 : begin dataout <= data_buf[i]; state <= bit8; i<=i+1; end

bit8 : begin dataout <= data_buf[i]; state <= over; i<=i+1; end

再搞一个控制I的值的判断向控制I的值在0-15之间就可以了。

当然你如果是用NIOS2实现的话就更简单了，你去看看资料或者去网上找点例程一看就明白我这里就不说了。

要发送多少数据可以由你控制啊，你在verilog代码中编好输出 out 3：0 dataout（如果是8位的话是7：0）； 再在ucf文件中，关联好dataout和fpga的4个io端口，这样就是发送4位了。

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建议首选fifo，

你还可以把它从fpga读出来，用串口助手可以验证循环读龋

在fpga接受数据的时候放入fifo中，然后fpga发送数据，把fifo中的数据通过串口发送出去。

在串口助手里很容易看出来，数据是不是错误或者丢失。验证了发送与接收

因为是多路合一路，所以要考虑前后流量匹配问题，也是就是输出的速率要高出输入，不然是没办法完成的。在这个该前提下就可以使用多个双口的RAM来实现，一口写入，一口读出。再例如内部逻辑轮询将有数据的RAM读出后进行串化输出。

always(@posedge sclk)

begin

if(rst)

begin

pulse_cnt<=1'b0; //用于记输出的脉冲数

pulse_out<=1'b0; //通过管脚输出脉冲

end

else if(pulse_cnt[N-1:0] == {rec_data[N : 1],1'b0})//rec_data是用串口接收到的需要输出的脉冲数

begin

pulse_cnt<=pulse_cnt+1'b1;

pulse_out<=!pulse_out;

end

else

begin

pulse_cnt<=1'b0;

pulse_out<=1'b0;

end

end

N是rec_data的位数+1

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