求一个简单的上升沿触发的二分频CPLD程序.用vhdl语言写，谢谢

library ieee

use ieee.std_logic_1164.all

entity div2 is

port (clk:in std_logic

q:out std_logic)

end div2

architecture behave of div2 is

signal q_n :std_logic

begin

process(clk)

begin

if (clk'event AND clk='1') then

q <= q_n

q_n <= NOT q_n

end if

end process

end behave

有3种办法：

直接利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号分频至15MHz；

先利用开发工具岁键（Quartus II或者ISE）慧纤中的IP Core将50MHz的时钟信号3倍频至150MHz，然后再将其10分频，就得到15MHz的时钟分支信号了；

采用锁相环技术设计非乎碧巧整数分频电路，参阅《FPGA/CPLD应用设计200例》（上册）p.354~357，北京航空航天大学出版社2009年出版。

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