基于vhdl的串并转换器

首先，用变量时最答蔽好初始化一下

variable t:std_logic_vector(2 downto 0):="000"

要不一开始输出是个不确定值。

还有就是这段写得不规范，改一下稿轮

if clk'event and clk= '1' then

if i=3 then

清敬州Dout3<=t(2)

Dout2<=t(1)

Dout1<=t(0)

i:=0

else

t(2 downto 0):=t(1 downto 0)&din

i:=i+1

end if

end if

主悄睁旁要就是“shiftreg(15 downto 1) <= shiftreg(14 downto 0)”这句话的，其他是控制信号的。用count 来控制16位启橡数据一次早局输出的。并串转换，你的程序是16位化为16个串行的时钟输出out<=shiftreg(15)。

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