如何实现 高速串口ADC与FPGA连接？

呵呵。不知道你用的是什么FPGA。数据时钟速率挺高的。特意看了下这个9222的资料。觉得这个设计困难的地方就是IO这边了。

一一解答：

LVDS的差分信号在PCB方面的布线不仅需要等长，而且阻抗是有要求的。Altera和Xilinx的文档有这类example design

第二：就是ADC和FPGA的直接相连：Altera系列支持到支持600Mbps的器件有：cycloneIII，stratixII以上，还有最新的Arraia可以支持到LVDS 600+。Xilinx方面spartan3，vertix系列支持。

第三：FPGA方面。差分对是需要经过约束才可以使用的。无论是Xilinx还是Altera。首先是管脚。可以从Assignment或者UCF里面约束至对应管脚。pin planner里面以对应的图例会表明一对差分信号的输入口分别以p，n表示。第二是需要约束输入至第一个寄存器的延迟时间。这个参见下面的example。

数据窗口可能的确有点小。呵呵，这块AD好像用于医疗方面的，精度很高。

给出参考设计吧。

Altera：

http://www.altera.com.cn/search?site=china_spt_kdb&q=LVDS&btnG=%E6%90%9C%E7%B4%A2&entqr=0&output=xml_no_dtd&sort=date%3AD%3AL%3Ad1&ie=UTF-8&lr=lang_zh-CN&client=china_frontend&ud=1&oe=UTF-8&proxystylesheet=china_frontend

说明：里面有两个FAQ。里面包含了3篇PDF。

第一个FAQ讲的是Quartus里面高速接口的megafunction。闲了可以看看。有助了解全部的IO标准。

第二个FAQ里面是example design。cycloneIII和stratix系列。分别是两篇pdf。内部包括：PCB的走线要求。以及内部端口的使用。

Xilinx的：

第一个是PCB要求：

http://www.xilinx.com/support/documentation/application_notes/xapp230.pdf

不过xilinx的example design。。。我找了半天，只有结论性的。。。约束和参考设计由于太分散。。。所以找来找去没找到。

如果真是用xilinx的话。不行就找找当地的FAE吧。呵呵，实在没办法了。

一般在FPGA信号处理板中,为了提升信号的抗干扰能力,ADC和FPGA的连接以及FPGA和DAC的连接都使用的是差分接口

在FPGA内部进行信号处理时需要将差分输入转换为单端信号或者将单端信号转换为差分信号输出。

这三种差分信号缓冲器分别是：IBUFDS、OBUFDS和IBUFGDS，它们用于不同电平接口之间的缓冲和转接。

IBUFDS 是差分输入的时候用，OBUFDS是差分输出的时候用，而IBUFGDS则是时钟信号专用的输入缓冲器。

现在有一些FPGA内部已经集成了ADC模块，是能够实现ADC的功能的。如果是普通的纯逻辑阵列的FPGA芯片，一般都会外接ADC芯片来实现AD采样功能。但如果对AD采样的性能要求不高的话，也可以用RC电路和FPGA的LVDS接口实现一个简单的AD采样。

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