哪位大神有verilog实现的双口RAM例程，就教

Verilog只能实现双口RAM的仿真模型，真的双口RAM是hard macro.不能用verilog实现的

下面是一个例子，a口写，b口读。记住这只是仿真模型。真正实现是要调用hard macro的

xx是地址位宽

yy是数据位宽

module dual_port_ram(clka, clkb, addra, wr_data, wr_en, addrb, rd_data)

input clka, clkb

input [(xx-1):0] addra,addrb

input [(yy-1):0] wr_data

input wr_en

output [yy:0] rd_data；

reg [yy:0] ram_data[(xx^2)]

always @ (posedge clka)

if(wr_en)

ram_data[addra] <=wr_data

always @ (posedge clkb)

rd_data <= ram_data[addrb]

endmodule

inout [7:0] din

这儿是一个小问题，改成input。

但是我不确定这个问题会不会造成你所说的仿真问题。

初看起来这个程序应该没有错，仿真出的是00000000而不是xxxxxxxx说明这个地址是写了东西进去的。自己找找看测试向量的问题，比如clk 比如 wr rd ain aout

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