FPGA求助，VHDL语言

无法分配clk到管脚上
PIN_10 这个写法写错了，或者你从别的地方拷贝过来的代码，人家用的芯片有PIN_10这个管脚，你的芯片没有，当然错了
修改或者删除这个位置约束。
第二个一样，你的设备和人家原有设备不一样
修改和物理管脚指定有关的语句，让他们符合你自己的器件。
前两个解决了，第三个自然没问题。

It's not very hard You will need Digital Logic Circuits, some programming language experience will be helpful too
FPGA is a tool that can be applied in many fields, other required knowelege depends on what field you are in: DSP, Computer Architecture, Embedded System etc
Besides, VHDL along can be used in high level system modeling You dont have to implemented it in FPGA

FPGA的逻辑门翻转速度非常快，而按键的电平能够稳定下来需要上百个毫秒。这两个时间根本不在一个数量级，所以，建议你增加一个延时的判断，也就是抓到下降沿后延时100个毫秒再输出结果，这样后面的功能就不会抖了。

这是你的if的问题，把判断cp的上升沿的语句写在最前就没有错了，要不然会存在信号同步问题无法中和，改成IF CP'EVENT AND CP='1' THEN
IF EN='0' THEN
QI<='0';
COUNT_1<="000";
COUNT_2<="000";
F:='0';
ELSIF D='1'THEN
F:='1';
QI<='1';
END IF;
IF F='1' THEN --COUNT 计数开始--
COUNT_1<=COUNT_1+1;
IF COUNT_2="011" THEN --脉冲实现3次翻转--
COUNT_1<="000";
COUNT_2<="000";
F:='0';
QI<='0';
ELSIF COUNT_1="001" THEN --四倍频--
COUNT_1<="000";
COUNT_2<=COUNT_2+1;
QI<=NOT QI; --QI翻转--
END IF;
END IF;
END IF;

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