quartus用VHDL编辑的原件，在设置顶层为原理图时候仿真提示引脚重复定义，具体如下

你的图不完整，无法判断vhdl5的输入信号yinfu与vhdl2的输出信号线YINFU是不是同一组信号线。如果是同一组的话，应当无问题；如果不是同一组的话，则出现了不同的信号使用了同一个名称的问题（VHDL的标识符不区分大小写，YinFu与YINFU是同一个信号名）。将其中一组改个其它的名称。

无法分配clk到管脚上

PIN_10 这个写法写错了，或者你从别的地方拷贝过来的代码，人家用的芯片有PIN_10这个管脚，你的芯片没有，当然错了

修改或者删除这个位置约束。

第二个一样，你的设备和人家原有设备不一样

修改和物理管脚指定有关的语句，让他们符合你自己的器件。

前两个解决了，第三个自然没问题。

这个好弄啊，你先将5个相或，然后将它作为时钟，

如下：

clk_all <= clk(0) or clk(1) or clk(2) or clk(3) or clk(4)

if reset='0' then n=0

else

if rising_edge(clk_all) then n<=n+1

end if

end if

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