Xilinx PlanAhead是什么

下面摘了PlanAhead培训教程的前面介绍部分，PlanAhead在ISE11.1以后的版本都已经内嵌ISE，在P&D步骤后就可以打开。这时PlanAhead引入的是ncd网表文件，可以看工程在FPGA布局布线情况，如果时序分析不好，可以给关键路径划分Pblock优先布局布线，从而达到时序要求。同样，PlanAhead还可以引入ucf等文件在IO分配时给出参考。具体的介绍可以去xilinx网站下载userguide。

The PlanAhead™ software is a design analysis and visualization tool. The tool sits between synthesis and implementation. Any commercially available synthesized EDIF and UCF can be used as input.

It also outputs EDIF and UCF for implementation. Once implemented, the results can be imported into the PlanAhead software for further analysis and floorplanning. No Xilinx ISE software tools need to be run prior to starting the PlanAhead software.

Some designers do not even floorplan. They use the PlanAhead software to analyze implementation results. With this physical information, they can understand what RTL changes may be needed to meet the design objectives.

借助PlanAhead和Adept等工具，可以很方便快速的实现管脚排布。特别是当需要排布的管脚有一定的规律或者需要满足一些条件时，使用工具进行管脚排布具有很明显的优势。 当大量管脚需要分配时，首先需要将这些管脚分配到指定的区域内，如将同一条总线的管脚分配在同一个bank里面，将同一个接口所有管脚分配在几个连续的bank里面等等。因此，首先可以准备一个ucf，然后将需要分配的管脚录入，只指明线网名字和电平标准。然后在PlanAhead里面建立一个进行IO Planning的工程，导入这个ucf。如果导入的是一个已经排布好的管脚，需要重新排布，可以选中所有管脚，去除现有排布；如果有差分信号线，首先将差分信号线的P和N绑定。然后指定所选bank里面的禁用管脚，将指定的管脚组(如一条总线)放入此bank中，使用的命令是place IO port in an IO bank。对于放置在同一个bank中的不同类型信号，如普通数据总线和时钟输入信号，可以先将该bank的所有时钟功能管脚、VREF管脚、VRP/VRN功能都先禁止掉，然后把数据总线排布下去，然后打开被禁用的是时钟功能管脚，再将时钟功能管脚自动排布下去。

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