vivado，SDK怎么设置字体大小

step1、编辑源码，保证其编译通过

step2、修改bsp的mss、mld、tcl文件

step3、制作模板工程，将模板和BSP文件夹一起放到自己喜欢的路径下

step4、在SDK中设定repository的路径

step5、创建工程并测试

要那么多勾勾叉叉毛得用，鼠标一点OK才是境界，vivado进步了。HLS的输出sh不能作为IP直接被ISE使用，源代码可以。关于信号优化和debugger，小意思。但是，我不好意思代劳。你都用vivado了，那肯定是Zynq或者7系列的机会，卖个关子，找你的FAE吧...

第一步：标记需要debug的信号

例如：

VHDL：attribute mark_debug of sineSel : signal is "true"

attribute mark_debug of sine : signal is "true"

Verilog: 在需要debug的信号前加上 (* MARKDEBUG = "TRUE" *)

第二步：设置debug

首先打开synthesis design，可以看到之前标记的debug信号，然后点击tools，选择set up debug

点击find nets to add,可以找到之前标记的信号，把信号添加完毕，检查Clock Domain是否正确，点击下一步。

在下图中，将Capture control和Advanced trigger打上勾，这样在后面的调试中可以使用高级的捕获功能，再下一步，这样ILA的设置工作就完成了。

可以在debug视图中看到，Vivado自动帮我们插入了dbg_bug和ila,接下来生成bit文件，写入FPGA中，在Vivado的调试界面上就能进行在线的波形输出了。

---