要在硬件上验证的话，必须的写燃灶一个可以渣皮综合的激励文件给待测模块的输入端口，编如段差译的时候带了stp的工程产生的sof，不管通过什么下载都可以用signaltap去监视信号。signaltap只是一种比较简单的方法，还可以通过串口把数

这里是两个答猜哗程序，可以在modelsim里分别编写、仿真，就可兆团以看出波形图来验证程序要是在QUartus上，只要写下面这个程序就清行可以了，然后编译，应该不会有错。module compare(equal,a,b)input a,b

使用vivado对verilog代码查看。使用vivado对verilog代码综合后，左边的“FlowNavigator”一列的“OpenSynthesizedDesign”点开后可以看到原理图。你应该先把原理看明白，一般的说原理明白了之后

本人也在用Verilog语言编写程序，之前编写过测试文件，在Quartus中编译总是出错，说不是一个模块之类的，用在Modelsim中就可以实现，因为Modelsim在你启动仿真时，要求你添加源代码和测试文件（不添加测试文件也可以，以用自己