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FPGA设计技巧分享
1、clk中为什么用posedge而不用negedge?(1)、一般情况下,系统中统一用posedge避免用negedge,降低设计的复杂度,可减少出错。(2)、在modelsim仿真中,时钟是很严格
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一文解析FPGA的片上资源使用情况(组合逻辑及时序逻辑)
FPGA简介FPGA(Field-Programmable Gate Array), 即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(AS
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FPGA设计之时序逻辑的模板
FPGA工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德扬精心制作了常用模板,只要你安装好明德扬提供的GVIM,就
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初学FPGA, 怎么从硬件上理解?
先理解组合逻辑和时序逻辑,后面就好说了,这里先讲讲狭义的组合逻辑和时序逻辑,时序逻辑一般指的是D触发器,组合逻辑指的是:与门 或门 非门,比较器,选择器,编码器,译码器,加法器,当然还有两类比较特殊的