俄勒冈州威尔逊维尔，2016 年 4 月 5 日—Mentor Graphics公司（纳斯达克代码：MENT）今日宣布推出最新版 HyperLynx®，该版本将信号和电源完整性分析、三维电磁解析和快速

Kintex7系列的GTX，以其良好的性能和功耗表现，已经成为业界FPGA选型时的明星。由于其良好的DFE性能，它能提供高达12.5Gbps的过背板能力，能支持在插损高达30dB的信道上可靠传输。在众

【2013年7月23日】Avago Technologies （Nasdaq： AVGO）为有线、无线和工业应用模拟接口零组件领先供应商宣布其28nm串行解串器（SerDes）核心已经达到32Gbp

前言在很多无线或者有线的系统应用中，都需要器件的接收端能够和链路的发送端的频率做跟随。通常的实现方案都是通过将SERDES的恢复时钟引到芯片外部，然后通过一个cleanup PLL过滤抖动，然后同时再

前言随着SERDES应用越来越多，速率也越来越高，SI的问题渐渐变得越来越重要，它对PCB设计，SERDES参数优化都有着非常重要的指导作用。而器件选型也往往以SI仿真开始。但是在仿真时，工具会让用户

我们知道，SERDES对参考时钟有严格的相位噪声性能要求。通常，SERDES供应商会根据其SERDES采用的PLL以及CDR架构特点，以及性能数据，提出对参考时钟的相位噪声的具体要求。这个要求，通常是

随着半导体技术，特别是 FPGA 的发展，单片芯片的处理能力越来越强。现在单片的处理能力都在 1Tbit 以上。而要处理这么多的数据，单靠原来的 LVDS, LVPECL 已经无法满足芯片接口吞吐量的

串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器 解串器）所取代。起初， SERDES 是独立的ASS

随着视频应用的快速发展，数据传输流量正以指数级迅猛增长，迫切需要更高的数据传输速率。因此，低成本双绞线(TP)也逐渐受到人们的特别关注。而TP电缆的高频衰减是限制其应用性能的主要因素，高频衰减造成接收

该应用笔记介绍如何根据STO超时、时钟频率和UART位时钟计算MAX9257MAX9258可编程串行器解串器(SerDes)的CCEN持续时间。 MAX9257MAX9258可编程串行器解串器

老wu最近在搜寻高速连接线缆的资料，找一找关于传输10Gbps数字信号的高速线缆供应商和PCB设计注意事项。期间在有油管看到这份视频《SerDes And Its Role in Future Des

无论是在一个FPGA、SoC还是ASSP中，为任何基于SERDES的协议选择一个参考时钟源都是非常具有挑战性的。器件成本、通过耦合高速信号使得噪声最小化、超低抖动要求、由于信号长度匹配的要求而对走线的

目前我们已经发布了NXP的QorIQLS架构系列的几款平台，包含LS1046A、LS1043A、LS1028A、LS1012A。这几款平台都原生支持网口、PCIE、SATA等高速接口协议，很多用户在产

利用眼图模板评估串行器和解串器(SerDes)的性能Abstract: Maxim has developed a family of serializer and deserializer pro

在GMSL数据资料和相关技术文件中，通过UART端口直接连接至电子控制单元(ECU)的一端被称为“本地端”，另一端被称为“远端”。I²C外设接口是控制通道基本模式中的默认设置。GMSL系列SerDes

1引言随着数据宽带网络的迅猛发展，需要不断提高系统设备的业务容量。目前的趋势是采用高速串行通信技术，即采用串行解串器SERDES，把低速的并行数据转换为高速串行数据连接。SERDES串行接口可在背板或