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FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种高密度可编程逻辑器件，它支持系统可编程，通过写入不同的配置数据就可以实现不同的逻辑功能。使用FPGA来设计

多字节BCD码加法入口条件：字节数在R7中，被加数在[R0]中，加数在[R1]中。出口信息：和在[R0]中，最高位进位在CY中。影响资源：PSW、A、R2 堆栈需求： ２字节            

双字节BCD码整数转换成双字节十六进制整入口条件：待转换的双字节ＢＣＤ码整数在R2、R3中。出口信息：转换后的双字节十六进制整数仍在R2、R3中。影响资源：PSW、A、B、R2、R3、R4 堆栈需求

单字节BCD码整数转换成单字节十六进制整数入口条件：待转换的单字节ＢＣＤ码整数在累加器A中。出口信息：转换后的单字节十六进制整数仍在累加器A中。影响资源：PSW、A、B、R4 堆栈需求： ２字节B

单字节BCD码小数转换成单字节十六进制小数入口条件：待转换的单字节ＢＣＤ码数在累加器A中。出口信息：转换后的单字节十六进制小数仍在累加器A中。影响资源：PSW、A、R2、R3 堆栈需求： ２字节B

双字节BCD码小数转换成双字节十六进制小数入口条件：待转换的双字节ＢＣＤ码小数在R4、R5中。出口信息：转换后的双字节十六进制小数在R2、R3中。*影响资源：PSW、A、R2～R6 堆栈需求： ２字

功能：浮点BCD码转换成格式化浮点数入口条件：浮点ＢＣＤ码 *** 作数在[R0]中。出口信息：转换成的格式化浮点数仍在[R0]中。影响资源：PSW、A、B、R2～R7、位1DH～1FH 堆栈需求：６字节

双字节十六进制整数转换成双字节BCD码整数入口条件：待转换的双字节十六进制整数在R6、R7中。出口信息：转换后的三字节ＢＣＤ码整数在R3、R4、R5中。影响资源：PSW、A、R2～R7 堆栈需求：

单字节十六进制小数转换成单字节BCD码小数 入口条件：待转换的单字节十六进制小数在累加器A中。出口信息：CY=0时转换后的ＢＣＤ码小数仍在A中。CY=1时原小数接近整数１。影响资源：PSW、A、B

单字节十六进制整数转换成单字节BCD码整数  入口条件：待转换的单字节十六进制整数在累加器A中。出口信息：转换后的ＢＣＤ码整数（十位和个位）仍在累加器A中，百位在R3中。影响资源：PSW、A、B、R3

双字节十六进制小数转换成双字节BCD码小数入口条件：待转换的双字节十六进制小数在R2、R3中。出口信息：转换后的双字节ＢＣＤ码小数仍在R2、R3中。影响资源：PSW、A、B、R2、R3、R4、R5

摘要： 介绍了在PPGA芯片上实现数字频率计的原理。对各种硬件除法进行了比较，提出了高速串行BCD码除法的硬件算法，并将其应用在频率计设计中。 关键词： 频率测量 周期测量 FPGA VHDL 状态