互连中的信号完整性损耗对于数千兆赫兹高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中采用一些特殊的方法来解决这样的问题。利用JTAG边界扫描架构测试高速系统级芯片(SoC)的互连上发生的时

1 引 言现代电子技术的高速发展对传统的电路测试技术提出了新的挑战。器件封装的小型化、表面贴装（SMT）技术的应用，以及由于板器件密度的加大而出现的多层印制板技术使得电路节点的物理可访问性逐步减低，原

摘要： 结合自适应算法、CX-TB导通测试算法以及二进制计数测试序列，给出了用软件控制EPM9320LC84边界扫描链路，以输出图形并采集引脚对图形的响应，然后通过比较输出测试图形与采集测试图形的差异

摘 要： 本文论述了边界扫描技术的基本原理和边界扫描在电路板测试及在FPGA、DSP器件中的应用。介绍了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点。引言图1 边界扫描用于互