制造技术
在我们看来，这个问题可以通过比较二维材料和标准半导体材料的制造准备水平来得出结论。当前缺乏将二维材料引入硅（Si）半导体工厂产线的解决方案，这些“单元工艺”（unit processes）将二维材料与硅互补型金属氧化物半导体（CMOS）芯片集成在生产线后端或前端。目前来看，二维材料的沉积和生长技术可以适用于晶圆规模，但是缺陷和污染还不符合大规模生产的需求。
一般来说，高质量的材料通常需要较高的工艺温度，这加剧了晶圆直接生长的复杂性，但同时也让转移技术变得更受欢迎。理论上，晶圆键合技术可以解决这个问题，但显然这项技术没有达到完善的制造水平。在设备层面，二维材料面临的挑战就是介质（dielectric）和接触界面（contact interfaces ）的控制。二维材料表面的自钝化（ self-passivate）性质需要用可制造的方法（例如通过原子层沉积）来实现电介质的沉积。与使用晶体二维绝缘体(如六方氮化硼)的最佳实验室演示相比，由此产生的非理想界面限制了器件的性能。
二维材料的电触点也是如此，它只能部分满足工业规范，还没有达到制造标准。对二维材料来说，拔除或蚀刻对底层具有高选择性的材料尤其具有挑战性，因为它需要原子级精度，而这只能通过特定的化学反应和专用的原子层蚀刻设备来实现。开发合适工艺生产的过程是冗长乏味的，因为潜在的二维材料及其组合的范围很广。总的来说，蚀刻化学和其他物理过程参数强烈依赖于具体的情况，每个都需要单独的解决方案。掺杂（ Doping），即在晶格中替换原子，是硅所需的一项标准且关键的技术，它依赖于统计分布。在二维材料领域，“掺杂”一词通常用来描述从缺陷或其附近的分子吸附物到2D二维材料层的电荷转移。
精确和长期稳定地控制这种“有效掺杂”仍然是一个挑战，但是传统掺杂也是挑战，如硅技术所示，理想情况下，需要以确定方式替换二维晶体原子。解决这些关键的制造瓶颈是欧洲二维材料试验试点线的明确目标。二维材料与硅CMOS技术的共同集成将大幅提升芯片功能，并使二维材料应用按照其设备复杂性的顺序出现。
如图所示，在过去多年的发展中，包括铜互连、高k金属栅极介质和FinFETs等在内的材料以及架构创新都被采用，以继续推动摩尔定律(黄线指的是“不太满意的缩放”)前进。但未来或者说“More Moore”“延续摩尔定律”的缩放，可能需要更薄的纳米片晶体管，而二维材料被认为是理想的候选材料(红色指的是，插入a和透射电子显微图)。通过“CMOS + X”集成，例如通过“More Than Moore”“超越摩尔”领域的传感器或集成在CMOS芯片上的高频电子器件，有望获得实质性的性能和功能增益。借助二维材料的光电性能，光子集成电路可以提高整体系统性能和数据处理能力，并开启光谱传感应用。内存计算或忆阻器让未来的神经形态计算应用成为可能，并且二维材料可能非常适合与硅CMOS集成。即使在实验室，2D量子技术也是最不成熟的，但随着二维材料进入半导体加工线，2D量子技术将受益于所有预期的成就。
此外，二维材料也有望成为CMOS的X因素。在异构集成缩放时代，新的材料在三维芯片堆叠中提供前所未有的性能。需要注意的是，在经典的“摩尔定律”时期，Y轴的单位为“log2（#晶体管/$）”，但在异构集成扩展时代，这个必须被取代，我们建议将其标记为“Performance （A.U.）”，因为性能的提高将针对于特定应用。它将由功耗和效率、模式识别能力、传感器融合等(组合)因素决定，由于功能和底层技术的多样性，这将会导致一些任意单元的产生。
More Moore
一般来说，可以通过增加集成架构的复杂性以及STCO整体设计与系统架构的协同优化来实现先进的半导体技术节点。在晶体管层面，领先的半导体制造商正在从FinFET转向堆叠纳米片CFET架构，以实现最先进的CMOS技术节点。目前，这些纳米片器件仍基于硅沟道，而这种纳米片的各种结构也被用来评估未来技术节点，例如所谓的“fork sheet”设计，它允许更紧密的n- p间距，或将p和n型纳米片相互集成在一起，但进一步缩放沟道长度需要缩小沟道厚度相似的因素，以保证充分的静电控制，以抑制短沟道效应。将硅片厚度减小到所需的值会增加界面上的电荷散射（ charge scattering），并导致沟道中载流子迁移率急剧下降，从而破坏了器件的性能。而二维半导体将是纳米片的最终版本，因为它们在第三维是自钝化（self-passivated ）的，而且载流子迁移率不会受到表面散射的强烈影响。因此，即使在厚度限制下，迁移率仍然很高。
原则上，这种特性可以实现多个技术节点的实际扩展，并激励半导体行业最终考虑用二维材料取代硅作为未来先进节点的晶体管沟道材料。但这个问题又将我们重新带回到与2D集成相关的基本技术和科学挑战。值得注意的是，确定一个合适的栅极氧化物堆栈和寻找低接触电阻方案（contact schemes）特别重要。前者是必要的，以保持二维材料的特性，并提供充分的静电控制，同时减小栅极漏电流。二维六方氮化硼(hBN) 已被广泛应用于展示基于2D材料的高性能器件，但其带隙和带阶决定了只有一个或两个单分子层才能实现足够的静电控制。这种额外的边界条件导致了不可容忍的器件漏电，因此必须找到其他的解决办法。为了保持集成电路中沟道材料的优点，需要低接触电阻，因为高接触电阻会主导并严重限制集成器件的性能。
最近，通过使用半金属铋，MoS2中的金属诱导隙态（metal induced gap states ）和简并态的自发形成（spontaneous formation of degenerate states）被报道，能大大降低MoS2的接触电阻。然而，要揭示和充分利用CMOS电路中单层晶体管的潜力，重振晶体管的微缩速度和延续摩尔定律，还需要更多这样的突破。
More than Moore 超越摩尔
这类应用可能首先进入市场，因为它们是多方面的，但通常非常具体，所以可以容忍缺陷和较大的器件性能变异量device variation。
二维材料由于其固有的高表面/体积比和多功能化特性，非常适合于气体、化学和生物传感器件。因此，在某些二维层状材料附近的任何带电粒子或分子都可以改变其导电性。然而，理想中的二维材料是化学惰性的，这意味着化学活性的缺乏将极大得增强基于二维材料的传感器的反应活性。因此，精确的缺陷控制对于确保器件灵敏度是必不可少的。此外，传感器的选择性也是至关重要的。它可以通过表面功能化或者由不同传感器组成阵列模拟复杂的生物系统例如鼻子，来实现，具有不同传感器“指纹”的二维材料组合可以与机器学习算法一起用于传感器读取。
MEMS通常依赖于芯片上的机械可移动部件。二维材料具有优异的机械性能，可以产生超薄薄膜，直接转化为压阻式和光机械读出方式，以极高的灵敏度，为MEMS提供了高效的信号传输。基于二维薄膜的MEMS应用包括压力传感器、加速度计、振荡器、共振质量传感器、气体传感器、霍尔效应传感器和热辐射计。
与现有的光电子和光子技术相比，二维材料具有一系列优势，特别是在硅材料可以处理的光谱范围之外。但即便如此，在光发射方面，许多二维材料的直接带隙比硅更有优势。半金属和小带隙材料，如石墨烯、二硒化铂或黑磷，开启了红外(IR)体系，与昂贵的III-V半导体技术竞争。虽然二维特性在垂直方向上转化为较低的绝对吸收，但与红外敏感吸收层的结合带来了更高的探测器响应能力。
光子集成电路
光子集成电路被认为是在计算机芯片上或在计算机芯片之间进行数据传输的终极性能推进器，将它们通过光电转换器以极高的数据传输速率连接到硅基器件是一项关键的应用技术。二维材料，特别是石墨烯，可以转移到光子波导上，并提供宽带光检测和信号调制。通过消除对外延的需要，基于二维的光子集成允许将有源器件组件与硅光器件集成，但也可以与无源非晶体波导材料集成，如氮化硅集成，这为复杂光子学应用在CMOS上打开了大门。事实上，一些二维材料，如二硒化铂，也可以在低于400°C的温度下直接共形生长，这在寻求与硅CMOS技术结合的光子集成电路方面是一个明显的优势。有了集成2D光源的潜力，二维材料可以最终实现电子学和光子学的融合，并在太赫兹间隙的光谱上架起桥梁。
神经形态计算
神经形态计算旨在为人工智能应用提供启发大脑的计算设备和架构，以实现节能硬件。在器件层面，对神经形态计算的要求包括将内存与逻辑合并，来实现模拟突触和神经元的内存计算和记忆设备特性。前者已经可以用传统的存储技术实现，而后者转化为阈值开关和具有宽范围可编程电阻状态的非易失性忆阻器。尽管这项技术相对较新，但二维忆阻器已经显示出了很有前景的性能，包括焦耳量级的开关能量、亚纳秒级的开关时间、数十种可编程状态，以及晶圆级的人工神经网络原型，可以实现传感器系统和边缘计算的应用，例如通过传感器数据的预处理或芯片上传感器融合。除了神经形态计算外，二维记忆体已经被证明可以提供广泛的非计算功能，包括安全系统的物理不可克隆功能，以及通信系统的射频切换功能。
从科学的角度来看，二维器件中的电阻转换现象产生原因在于离子输运、缺陷形成或相变效应。尽管有这些基本方面，二维忆阻开关仍然是一个受到越来越多讨论和研究的话题。在设备层面，一个根本性的挑战就是提高电阻切换的次数，即所谓的耐久性，这需要进一步研究潜在机制的老化效应。同样，为了实现能够模仿大脑的超连接性和效率的大规模连接设备阵列，提高材料的均匀性将是至关重要。令人振奋的是，截至目前已有超12个二维材料展示了记忆效应，在未来几年这个数量可能还会持续增长。因此，越来越需要算法来指导实验研究和优化记忆元件，以获得最大性能。
量子技术
二维材料和相关的van-der-Waals 范德华异质结构的各种性质也使得它们成为自旋电子学和未来量子技术中高度可调的量子材料。二维材料系统不仅能够实现量子物质的人工状态，还能实现固态量子计算的许多承诺，以此作为量子通信电路的关键部件或允许有趣的量子传感方案。事实上，二维材料是一个很有前途的量子点固态平台，比如人们很早就认识的拓扑量子计算元件，以及单光子发射器的相干源。
基于半导体量子点(DQs)的量子计算使用捕获电子的单个自旋态。除其他方面外，它依赖于在主体材料中起重要作用的长自旋相干时间，这使得石墨烯成为一种非常有趣的自旋量子位材料，因为它具有弱自旋轨道耦合(碳原子非常轻)和弱超精细耦合(碳12是无自旋核)。随着栅极控制量子点(QDs)中单电子限制的研究进展，第一个自旋量子比特即将问世。在二维材料中制造自旋量子位的可能性也将允许评估额外的谷自由度作为可能的量子位状态；存在关于谷和自旋谷量子位的有趣建议。
此外，二维材料中的固定量子比特可以与单光子发射体(SPE)实现的光子量子位耦合，例如在附近的宽带隙六方氮化硼或半导体过渡金属二卤族化合物(例如WSe2)中。在这些二维材料中，SPE近年来已经被证明是打开分布式量子网络的大门，其中光子量子位可以作为互连，使遥远的静止量子比特，例如自旋量子位，进行纠缠。这种坚固、明亮、难以区分的单光子发射器对于创造光子(飞行)量子位来实现高效的量子通信至关重要。
此外，二维异质结构是用于拓扑量子计算的有前途的材料，与标准量子计算相比，量子态可能更好地（即，拓扑地）防止无序。例如，将量子反常霍尔绝缘体或石墨烯调制到倾斜的反铁磁量子霍尔相与s波超导体相结合，是拓扑量子计算中一个很有前途的应用平台。简而言之，这些进展使二维材料及其异质结构在许多方面成为未来量子技术应用的一个令人兴奋的平台。
过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。
首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。
第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。
除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。
趋势一:摩尔定律还有用，将为半导体技术续命8到10年…
在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。
在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。
Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。
为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。
除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。
将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。
趋势2: 在固定功率下，逻辑性能的提高会慢下来
有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。
世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。
二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。
除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)
允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。
趋势3:3D技术使更多的异构集成成为可能
在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。
在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?
为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。
通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。
由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。
趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起
内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。
NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。
对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。
在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。
趋势5:边缘人工智能芯片行业崛起
边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。
与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。
今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。
通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。
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