1948年，贝尔实验室的威廉·肖克利(William Shockley)和两位同事发明了晶体管，它可以代替真空管放大电子信号，使电子设备向轻变化、高效化发展。肖克利因此被誉为“晶体管之父”，并因此获得了1956年度的诺贝尔物理学奖。这是电子技术的一次重大革新。杰克·基尔比当时24岁，刚刚获得伊利诺斯大学的电子工程学士学位。他在自述中说：“在大学里，我的大部分课程都是有关电力方面的，但因为我童年时对于电子技术的兴趣，我也选修了一些电子管技术方面的课程。我毕业于1947年，正好是贝尔实验室宣布发明了晶体管的前一年，这意味着我的电子管技术课程将要全部作废。”
然而问题还没有完全解决，应用晶体管组装的电子设备还是太笨重了。显然，个人拥有计算机，仍然是一个遥不可及的梦想。
科技总是在一个个梦想的驱动下前进。1952年，英国雷达研究所的G·W·A·达默首先提出了集成电路的构想：把电子线路所需要的晶体三极管、晶体二极管和其它元件全部制作在一块半导体晶片上。虽然从对杰克·基尔比的自述中我们看不出这一构想对他是否有影响，但我们也能感受到，微电子技术的概念即将从工程师们的思维里喷薄而出。
世界上第一块集成电路诞生。
1947年，伊利诺斯大学毕业生杰克·基尔比怀着对电子技术的浓厚兴趣，在威斯康星州的密尔瓦基找了份工作，为一个电子器件供应商制造收音机、电视机和助听器的部件。工余时间，他在威斯康星大学上电子工程学硕士班夜校。当然，工作和上课的双重压力对基尔比来说可算是一个挑战，但他说：“这件事能够做到，且它的确值得去努力。”
取得硕士学位后，基尔比与妻子迁往德克萨斯州的达拉斯市，供职于德州仪器公司，因为它是惟一允许他差不多把全部时间用于研究电子器件微型化的公司，给他提供了大量的时间和不错的实验条件。基尔比生性温和，寡言少语，加上6英尺6英寸的身高，被助手和朋友称作“温和的巨人”。正是这个不善于表达的巨人酝酿出了一个巨人式的构思。
当时的德州仪器公司有个传统，炎热的8月里员工可以享受双周长假。但是，初来乍到的基尔比却无缘长假，只能待在冷清的车间里独自研究。在这期间，他渐渐形成一个天才的想法：电阻器和电容器（无源元件）可以用与晶体管（有源器件）相同的材料制造。另外，既然所有元器件都可以用同一块材料制造，那么这些部件可以先在同一块材料上就地制造，再相互连接，最终形成完整的电路。他选用了半导体硅。
“我坐在桌子前，待的时间好像比平常晚一点。”他在1980年接受采访时回忆说，“整个构想其实在当天就已大致成形，接着我将所有想法整理出来，并在笔记本上画出了一些设计图。等到主管回来后，我就将这些设计图拿给他看。当时虽然有些人略有怀疑，但他们基本上都了解这项设计的重要性。”
于是，我们回到文章开头的那一幕，那一天，公司的主管来到实验室，和这个巨人一起接通了测试线路。试验成功了。德州仪器公司很快宣布他们发明了集成电路，基尔比为此申请了专利。
集成电路发明的意义：
开创了硅时代
当时，他也许并没有真正意识到这项发明的价值。在获得诺贝尔奖后，他说：“我知道我发明的集成电路对于电子产业非常重要，但我从来没有想到它的应用会像今天这样广泛。”
集成电路取代了晶体管，为开发电子产品的各种功能铺平了道路，并且大幅度降低了成本，第三代电子器件从此登上舞台。它的诞生，使微处理器的出现成为了可能，也使计算机变成普通人可以亲近的日常工具。集成技术的应用，催生了更多方便快捷的电子产品，比如常见的手持电子计算器，就是基尔比继集成电路之后的一个新发明。直到今天，硅材料仍然是我们电子器件的主要材料。所以，2000年，集成电路问世42年以后，人们终于了解到他和他的发明的价值，他被授予了诺贝尔物理学奖。诺贝尔奖评审委员会曾经这样评价基尔比：“为现代信息技术奠定了基础”。
1959年，仙童半导体公司的罗伯特·罗伊斯申请了更为复杂的硅集成电路，并马上投入了商业领域。但基尔比首先申请了专利，因此，罗伊斯被认为是集成电路的共同发明人。罗伊斯于1990年去世，与诺贝尔奖擦肩而过。
杰克·基尔比相当谦逊，他一生拥有六十多项专利，但在获奖发言中，他说：“我的工作可能引入了看待电路部件的一种新角度，并开创了一个新领域，自此以后的多数成果和我的工作并无直接联系。”
集成电路得历史变革：
1958年9月12日，基尔比研制出世界上第一块集成电路，成功地实现了把电子器件集成在一块半导体材料上的构想，并通过了德州仪器公司高层管理人员的检查。请记住这一天，集成电路取代了晶体管，为开发电子产品的各种功能铺平了道路，并且大幅度降低了成本，使微处理器的出现成为了可能，开创了电子技术历史的新纪元，让我们现在习以为常一切电子产品的出现成为可能。
回顾集成电路的发展历程，我们可以看到，自发明集成电路至今40多年以来，"从电路集成到系统集成"这句话是对IC产品从小规模集成电路（SSI）到今天特大规模集成电路（ULSI）发展过程的最好总结，即整个集成电路产品的发展经历了从传统的板上系统（System-on-board）到片上系统（System-on-a-chip）的过程。在这历史过程中，世界IC产业为适应技术的发展和市场的需求，其产业结构经历了三次变革。
第一次变革：以加工制造为主导的IC产业发展的初级阶段。
70年代，集成电路的主流产品是微处理器、存储器以及标准通用逻辑电路。这一时期IC制造商（IDM）在IC市场中充当主要角色，IC设计只作为附属部门而存在。这时的IC设计和半导体工艺密切相关。IC设计主要以人工为主，CAD系统仅作为数据处理和图形编程之用。IC产业仅处在以生产为导向的初级阶段。
第二次变革：Foundry公司与IC设计公司的崛起。80年代，集成电路的主流产品为微处理器（MPU）、微控制器（MCU）及专用IC（ASIC）。这时，无生产线的IC设计公司（Fabless）与标准工艺加工线（Foundry）相结合的方式开始成为集成电路产业发展的新模式。
随着微处理器和PC机的广泛应用和普及（特别是在通信、工业控制、消费电子等领域），IC产业已开始进入以客户为导向的阶段。一方面标准化功能的IC已难以满足整机客户对系统成本、可靠性等要求，同时整机客户则要求不断增加IC的集成度，提高保密性，减小芯片面积使系统的体积缩小，降低成本，提高产品的性能价格比，从而增强产品的竞争力，得到更多的市场份额和更丰厚的利润；另一方面，由于IC微细加工技术的进步，软件的硬件化已成为可能，为了改善系统的速度和简化程序，故各种硬件结构的ASIC如门阵列、可编程逻辑器件（包括FPGA）、标准单元、全定制电路等应运而生，其比例在整个IC销售额中1982年已占12%；其三是随着EDA工具（电子设计自动化工具）的发展，PCB设计方法引入IC设计之中，如库的概念、工艺模拟参数及其仿真概念等，设计开始进入抽象化阶段，使设计过程可以独立于生产工艺而存在。有远见的整机厂商和创业者包括风险投资基金（VC）看到ASIC的市场和发展前景，纷纷开始成立专业设计公司和IC设计部门，一种无生产线的集成电路设计公司（Fabless）或设计部门纷纷建立起来并得到迅速的发展。同时也带动了标准工艺加工线（Foundry）的崛起。全球第一个Foundry工厂是1987年成立的台湾积体电路公司，它的创始人张忠谋也被誉为"晶芯片加工之父"。
第三次变革："四业分离"的IC产业90年代，随着INTERNET的兴起，IC产业跨入以竞争为导向的高级阶段，国际竞争由原来的资源竞争、价格竞争转向人才知识竞争、密集资本竞争。以DRAM为中心来扩大设备投资的竞争方式已成为过去。如1990年，美国以Intel为代表，为抗争日本跃居世界半导体榜首之威胁，主动放弃DRAM市场，大搞CPU，对半导体工业作了重大结构调整，又重新夺回了世界半导体霸主地位。这使人们认识到，越来越庞大的集成电路产业体系并不有利于整个IC产业发展，"分"才能精，"整合"才成优势。于是，IC产业结构向高度专业化转化成为一种趋势，开始形成了设计业、制造业、封装业、测试业独立成行的局面（如下图所示），近年来，全球IC产业的发展越来越显示出这种结构的优势。如台湾IC业正是由于以中小企业为主，比较好地形成了高度分工的产业结构，故自1996年，受亚洲经济危机的波及，全球半导体产业出现生产过剩、效益下滑，而IC设计业却获得持续的增长。
特别是96、97、98年持续三年的DRAM的跌价、MPU的下滑，世界半导体工业的增长速度已远达不到从前17%的增长值，若再依靠高投入提升技术，追求大尺寸硅片、追求微细加工，从大生产中来降低成本，推动其增长，将难以为继。而IC设计企业更接近市场和了解市场，通过创新开发出高附加值的产品，直接推动着电子系统的更新换代；同时，在创新中获取利润，在快速、协调发展的基础上积累资本，带动半导体设备的更新和新的投入；IC设计业作为集成电路产业的"龙头"，为整个集成电路产业的增长注入了新的动力和活力.
长电 科技 是全球领先的集成电路制造和技术服务提供商，提供全方位的芯片成品制造一站式服务，包括集成电路的系统集成、设计仿真、技术开发、产品认证、晶圆中测、晶圆级中道封装测试、系统级封装测试、芯片成品测试并可向世界各地的半导体客户提供直运服务。
通过高集成度的晶圆级（WLP）、2.5D/3D、系统级（SiP）封装技术和高性能的倒装芯片和引线互联封装技术，长电 科技 的产品、服务和技术涵盖了主流集成电路系统应用，包括网络通讯、移动终端、高性能计算、车载电子、大数据存储、人工智能与物联网、工业智造等领域。长电 科技 在全球拥有23000多名员工，在中国、韩国和新加坡设有六大生产基地和两大研发中心，在逾22个国家和地区设有业务机构，可与全球客户进行紧密的技术合作并提供高效的产业链支持。
随着市场对便携式移动数据访问设备的需求快速增长，市场对功能融合和封装复杂性的要求也在提升。同时对更高集成度，更好电气性能、更低时延，以及更短垂直互连的要求，正在迫使封装技术从 2D 封装向更先进的 2.5D 和 3D 封装设计转变。为了满足这些需求，各种类型的堆叠集成技术被用于将多个具有不同功能的芯片集中到越来越小的尺寸中。
长电 科技 积极推动传统封装技术的突破，率先在晶圆级封装、倒装芯片互连、硅通孔(TSV)等领域中采用多种创新集成技术，以开发差异化的解决方案，帮助客户在其服务的市场中取得成功。
3D 集成技术正在三个领域向前推进：封装级集成、晶圆级集成和硅级集成。
• 封装级集成
利用常规的焊线或倒装芯片工艺进行堆叠和互连，以构建传统的堆叠芯片和堆叠封装结构，包括：
堆叠芯片 (SD) 封装 ，通常在一个标准封装中使用焊线和倒装芯片连接，对裸片进行堆叠和互连。配置包括 FBGA-SD、FLGA-SD、PBGA-SD、QFP-SD 和 TSOP-SD。
层叠封装(PoP) ，通常对经过全面测试的存储器和逻辑封装进行堆叠，消除已知合格芯片 (KGD) 问题，并提供了组合 IC 技术方面的灵活度。倒装芯片 PoP 选项包括裸片 PoP、模塑激光 PoP 和裸片模塑激光 PoP 配置 (PoP-MLP-ED)。
封装内封装 (PiP) ，封装内封装 (PiP) 通常将已封装芯片和裸片堆叠到一个 JEDEC 标准 FBGA 中。经过预先测试的内部堆叠模块 (ISM) 接点栅格阵列 (LGA) 和 BGA 或已知/已探测合格芯片 (KGD)，通过线焊进行堆叠和互连，然后模塑形成一个与常规FBGA封装相似的 CSP。
3D 晶圆级集成 (WLP) 使用再分布层和凸块工艺来形成互连。晶圆级集成技术涵盖创新的扇入(FIWLP) 和扇出 (FOWLP) 选项，包括：
嵌入式晶圆级 BGA(eWLB) - 作为一种多功能的扇出型嵌入式晶圆级 BGA 平台，eWLB 灵活的重建制造工艺可以降低基板的复杂性和成本，同时在一系列可靠、低损耗的 2D、2.5D 和 3D 解决方案中实现高性能、小尺寸和非常密集的互连。长电 科技 的 3D eWLB-SiP 和 eWLB-PoP 解决方案包括多个嵌入式无源和有源元器件，提供面对背、面对面选项，以及单面、1.5 面、双面超薄 PoP 配置。对于需要全 3D 集成的应用，长电 科技 的面对面 eWLB PoP 配置通过 eWLB 模塑层，在应用处理器和存储器芯片之间提供直接的垂直互连，以实现高带宽、极细间距的结构，其性能不逊色于 TSV 技术。
包封 WLCSP (eWLCSP ) - 一种创新的 FIWLP 封装，采用扇出型工艺，也称为 FlexLine 方法，来构建这种创新、可靠的包封 WLCSP 封装。
WLCSP - 标准晶圆级 CSP 封装。随着各种工艺技术的发展，例如低固化温度聚合物、将铜材料用于凸块下金属化 (UBM) 和 RDL，我们可以实现更高的密度，提高 WLCSP 封装的可靠性。
在真正的 3D IC 设计中，目标是将一个芯片贴合在另一个芯片上，两者之间没有任何间隔（无中介层或基材）。目前，“接近 3D”的集成通常也称为 2.5D 集成，其实现方法是使用薄的无源中介层中的硅通孔 (TSV)，在封装内部连接芯片。芯片之间的通信通过中介层上的电路进行。FOWLP 工艺还可以产生一种被称为2.5D eWLB的创新过渡技术，在这种技术中，使用薄膜扇出型结构来实现高密度互连。长电 科技 的硅级集成产品组合包括：
2.5D / 扩展 eWLB - 长电 科技 基于 eWLB 的中介层可在成熟的低损耗封装结构中实现高密度互连，提供更高效的散热和更快的处理速度。3D eWLB 互连（包括硅分割）是通过独特的面对面键合方式实现，无需成本更高的 TSV 互连，同时还能实现高带宽的 3D 集成。基于 eWLB 的中介层简化了材料供应链，降低了整体成本，为客户提供了一个强大的技术平台和路径，帮助客户将器件过渡到更先进的 2.5D 和 3D 封装。
MEOL集成的2.5D封装 - 作为首批在2.5D 封装领域拥有成熟 MEOL TSV 集成经验的 OSAT 之一，长电 科技 在这个新兴互连技术领域扮演着重要角色，专注于开发经济高效的高产量制造能力，让 TSV 成为具有商业可行性的解决方案。长电 科技 还与众多的客户、研究机构和领先代工厂开展协作，为集成式 3D 封装解决方案开发有效的商业模式。
2.5/3D集成技术圆片级与扇出封装技术系统级封装技术倒装封装技术焊线封装技术MEMS与传感器
长电 科技 为以下封装选项提供晶圆级技术：
• eWLB（嵌入式晶圆级球栅阵列）
• eWLCSP（包封晶圆级芯片尺寸封装）
• WLCSP（晶圆级芯片尺寸封装）
• IPD（集成无源器件）
• ECP（包封芯片封装）
• RFID（射频识别）
当今的消费者正在寻找性能强大的多功能电子设备，这些设备不仅要提供前所未有的性能和速度，还要具有小巧的体积和低廉的成本。这给半导体制造商带来了复杂的技术和制造挑战，他们试图寻找新的方法，在小体积、低成本的器件中提供更出色的性能和功能。长电 科技 在提供全方位的晶圆级技术解决方案平台方面处于行业领先地位，提供的解决方案包括扇入型晶圆级封装 (FIWLP)、扇出型晶圆级封装 (FOWLP)、集成无源器件 (IPD)、硅通孔 (TSV)、包封芯片封装 (ECP)、射频识别 (RFID)。
突破性的 FlexLineTM 制造方法
我们的创新晶圆级制造方法称为 FlexLineTM 方法，为客户提供了不受晶圆直径约束的自由，同时实现了传统制造流程无法实现的供应链简化和成本的显著降低。FlexLine 制造方法是不同于常规晶圆级制造的重大范式转变，它为扇入型和扇出型晶圆级封装提供了很高的灵活性和显著的成本节省。
FlexLine方法，为客户提供了不受晶圆直径约束的自由，同时实现了传统制造流程无法实现的供应链简化和成本的显著降低。
用于 2.5D 和 3D 集成的多功能技术平台
FlexLine方法，为客户提供了不受晶圆直径约束的自由，同时实现了传统制造流程无法实现的供应链简化和成本的显著降低。
半导体公司不断面临复杂的集成挑战，因为消费者希望他们的电子产品体积更小、速度更快、性能更高，并将更多功能集成到单部设备中。半导体封装对于解决这些挑战具有重大影响。当前和未来对于提高系统性能、增加功能、降低功耗、缩小外形尺寸的要求，需要一种被称为系统集成的先进封装方法。
系统集成可将多个集成电路 (IC) 和元器件组合到单个系统或模块化子系统中，以实现更高的性能、功能和处理速度，同时大幅降低电子器件内部的空间要求。
什么是系统级封装？
系统级封装 (SiP) 是一种功能电子系统或子系统，包括两个或更多异构半导体芯片（通常来自不同的技术节点，针对各自的功能进行优化），通常搭载无源元器件。SiP 的物理形式是模块，根据最终应用的不同，模块可以包括逻辑芯片、存储器、集成无源器件 (IPD)、射频滤波器、传感器、散热片、天线、连接器和/或电源芯片。
先进 SiP 的优势
为了满足用户提高集成度、改善电气性能、降低功耗、加快速度、缩小器件尺寸的需求，以下几大优势促使业界转向先进的SiP 解决方案：
• 比独立封装的元器件更薄/更小的外形尺寸
• 提高了性能和功能集成度
• 设计灵活性
• 提供更好的电磁干扰 (EMI) 隔离
• 减少系统占用的PCB面积和复杂度
• 改善电源管理，为电池提供更多空间
• 简化 SMT 组装过程
• 经济高效的“即插即用”解决方案
• 更快的上市时间 (TTM)
• 一站式解决方案 – 从晶圆到完全测试的 SiP 模块
应用
当前，先进的 SiP 和微型模块正被应用于移动设备、物联网 (IoT)、可穿戴设备、医疗保健、工业、 汽车 、计算和通信网络等多个市场。每种先进 SiP 解决方案的复杂程度各不相同，这取决于每种应用需要的元器件的数量和功能。
以下是高级 SiP 应用的一些示例：
根据应用需求和产品复杂度，我们提供多种先进 SiP 配置，从带有多个有源和无源元件、通过倒装芯片、引线键合和SMT进行互连的传统2D 模块，到更复杂的模块，如封装内封装 (PiP)、层叠封装 (PoP)、2.5D 和 3D 集成解决方案。先进的SiP 模块配置 (2D/2.5D/3D) 针对特定终端应用进行定制，旨在充分发挥它们的潜在优势，包括性能、成本、外形尺寸和产品上市时间 (TTM)。
在倒装芯片封装中，硅芯片使用焊接凸块而非焊线直接固定在基材上，提供密集的互连，具有很高的电气性能和热性能。倒装芯片互连实现了终极的微型化，减少了封装寄生效应，并且实现了其他传统封装方法无法实现的芯片功率分配和地线分配新模式。
长电 科技 提供丰富的倒装芯片产品组合，从搭载无源元器件的大型单芯片封装，到模块和复杂的先进 3D 封装，包含多种不同的低成本创新选项。长电 科技 的丰富倒装芯片产品组合包括：
FCBGA 和 fcCSP 都使用锡球来提供第二级 (BGA) 互连。
颠覆性的低成本倒装芯片解决方案：fcCuBE
长电 科技 还提供名为“fcCuBE ”的创新低成本倒装芯片技术。fcCuBE 是一种低成本、高性能的先进倒装芯片封装技术，其特点是采用铜 (Cu) 柱凸块、引线焊接 (BOL) 互连以及其他增强型组装工艺。顾名思义，fcCuBE 就是采用铜柱、BOL 和增强工艺的倒装芯片。fcCuBE 技术适用于各种平台。自 2006 年获得首个与 fcCuBE 相关的创新 BOL 工艺专利以来，长电 科技 投入大量资金，将这一变革性技术发展成为引人注目的倒装芯片解决方案，广泛应用于从低端到高端的移动市场以及中高端消费和云计算市场的终端产品。
fcCuBE 的优势是推动来自成本敏感型市场，如移动和消费类市场，以及网络和云计算市场的客户广泛采用这种封装，因为在这些市场上，布线密度和性能的增加是必然趋势。fcCuBE 的独特 BOL 互连结构可扩展到非常细的凸块间距，实现高 I/O 吞吐量，同时缓解与应力相关的芯片与封装之间的交互作用 (CPI)，而这种现象通常与无铅和铜柱凸块结构相关。这对于中高端的网络和消费类应用而言尤其重要。
长电 科技 提供全方位一站式倒装芯片服务
凭借在晶圆级封装、晶圆探针和最终测试方面的强劲实力，长电 科技 在为客户提供全方位一站式服务方面独具优势。长电 科技 提供从涉及到生产的全方位一站式倒装芯片服务，包括高速、高引脚数的数字和射频测试。
焊线形成芯片与基材、基材与基材、基材与封装之间的互连。焊线被普遍视为最经济高效和灵活的互连技术，目前用于组装绝大多数的半导体封装。
长电 科技 的多种封装方法都采用焊线互连：
铜焊线
作为金线的低成本替代品，铜线正在成为焊线封装中首选的互连材料。铜线具有与金线相近的电气特性和性能，而且电阻更低，在需要较低的焊线电阻以提高器件性能的情况下，这将是一大优势。长电 科技 可以提供各类焊线封装类型，并最大程度地节省物料成本，从而实现最具成本效益的铜焊线解决方案。
层压封装
基于层压的球栅阵列 (BGA) 互连技术最初推出的目的是满足高级半导体芯片不断增长的高引线数要求。BGA 技术的特点是将引线以小凸块或焊球的形式置于封装的底面，具有低阻抗、易于表面安装、成本相对较低和封装可靠性高等特点。长电 科技 提供全套的基于层压的 BGA 封装，包括细间距、超薄、多芯片、堆叠和热增强配置。
除了标准层压封装之外，长电 科技 还提供多种先进堆叠封装选项，包括一系列层叠封装 (PoP) 和封装内封装 (PiP) 配置。
引线框架封装
引线框架封装的特点是芯片包封在塑料模塑复合物中，金属引线包围封装周边。这种简单的低成本封装仍然是很多应用的最佳解决方案。长电 科技 提供全面的引线框架封装解决方案，从标准引线框架封装到小巧薄型热增强封装，包括方形扁平封装 (QFP)、四边/双边无引脚、扁平封装 (QFN/DFN)、薄型小外型封装 (TSOP)、小外形晶体管 (SOT)、小外形封装 (SOP)、双内联封装 (DIP)、晶体管外形 (TO)。
存储器器件
除了增值封装组装和测试服务之外，长电 科技 还提供 Micro-SD 和 SD-USB 这两种格式的存储卡封装。Micro-SD 是集成解决方案，使用 NAND 和控制器芯片，SD-USB 则是裸片和搭载 SMT 元器件的预封装芯片。长电 科技 的存储卡解决方案采用裸片级别组装、预封装芯片组装，或者两者结合的方式。
全方位服务封装设计
我们在芯片和封装设计方面与客户展开合作，提供最能满足客户对性能、质量、周期和成本要求的产品。长电 科技 的全方位服务封装设计中心可以帮助客户确定适用于复杂集成电路的最佳封装，还能够帮助客户设计最适合特定器件的封装。
2.5/3D集成技术圆片级与扇出封装技术系统级封装技术倒装封装技术焊线封装技术MEMS与传感器
MEMS and Sensors
随着消费者对能够实现传感、通信、控制应用的智能设备的需求日益增长，MEMS 和传感器因其更小的尺寸、更薄的外形和功能集成能力，正在成为一种非常关键的封装方式。MEMS 和传感器可广泛应用于通信、消费、医疗、工业和 汽车 市场的众多系统中。
传感器
传感器是一种能够检测/测量物理属性，然后记录并报告数据和/或响应信号的装置或系统。传感器通常组装在模块中，这些模块能够基于模拟或传感器馈送信号来作出响应。传感器有很多不同的类型和应用，例如压力传感器、惯性传感器、话筒、接近传感器、指纹传感器等
微机电系统 (MEMS)
MMEMS 是一种专用传感器，它将机械和电气原件通过分立或模块方式组合起来。MEMS是典型的多芯片解决方案，例如感应芯片与专用集成电路 (ASIC) 配对使用。MEMS 器件可以由机械元件、传感器、致动器、电气和电子器件组成，并置于一个共同的硅基片上。在消费、 汽车 和移动应用中使用基于 MEMS 的传感器具备一些优势，包括体积小、功耗低、成本低等。
集成一站式解决方案
凭借我们的技术组合和专业 MEMS 团队，长电 科技 能够提供全面的一站式解决方案，为您的量产提供支持，我们的服务包括封装协同设计、模拟、物料清单 (BOM) 验证、组装、质量保证和内部测试解决方案。长电 科技 能够为客户的终端产品提供更小外形尺寸、更高性能、更低成本的解决方案。我们的创新集成解决方案能够帮助您的企业实现 MEMS 和传感器应用的尺寸、性能和成本要求。
1. 嵌入式晶圆级球栅阵列 (eWLB) - 单芯片、多芯片和堆叠的层叠封装配置
2. 晶圆级芯片尺寸封装 (WLCSP) - 非常小的单芯片
3. 倒装芯片芯片尺寸封装 (fcCSP)- 单芯片或多芯片的倒装芯片配置
4. 细间距球栅阵列 (FBGA) - 单芯片或多芯片配置
5. 接点栅格阵列 (FBGA) - 单芯片或多芯片配置
6. 四边扁平无引脚 (FBGA) - 单芯片或多芯片配置
长电 科技 提供全方位一站式倒装芯片服务
凭借在晶圆级封装、晶圆探针和最终测试方面的强劲实力，长电 科技 在为客户提供全方位一站式处理方面独具优势。长电 科技 提供从设计到生产的全方位一站式倒装芯片服务，包括高速、高引脚数的数字和射频测试。
全方位一站式解决方案的优势
• 缩短产品上市时间
• 提升整体流程效率
• 提高质量
• 降低成本
• 简化产品管理
长电 科技 位于中国、新加坡、韩国和美国的全球特性分析团队，致力于为全球客户提供先进的封装表征服务，确保客户拥有高质量、高性能、可靠和高性价比的封装设计，以满足他们的市场需求。
晶圆凸块技术可以在半导体封装中提供显著的性能、外形尺寸和成本优势。晶圆凸块是一种先进的制造工艺，在切割之前就在半导体晶圆表面形成金属焊球或凸块。晶圆凸块实现了器件中的芯片与基材或印刷电路板之间的互连。焊球的成分和尺寸取决于多种因素，例如半导体器件的外形尺寸、成本以及电气、机械和热性能要求。
长电 科技 在晶圆凸块的众多合金材料和工艺方面拥有丰富的经验，包括采用共晶、无铅和铜柱合金的印刷凸块、锡球和电镀技术。我们的晶圆凸块产品包括 200mm 和 300mm 晶圆尺寸的晶圆凸块和再分配，以提供完整的一站式先进倒装芯片封装和晶圆级封装解决方案。
长电 科技 的认证质量测试中心，提供多种可靠性试验，包括环境可靠性测试、使用寿命可靠性测试、板级可靠性试验，和全方位的故障分析服务。
封测市场高景气，公司治理和业务协同不断强化，业绩实现高速增长： 公司 2020 年归母净利润同比+1371.17%，业绩实现高速增长，主要得益 于公司进一步深化海内外制造基地资源整合、提高营运效率、改善财务 结构，大幅度提高了经营性盈利能力。2020 年，公司海外并购的新加坡 星科金朋实现营业收入 13.41 亿美元，同比增长 25.41%，净利润从 2019 年的亏损 5,431.69 万美元到 2020 年的盈利 2,293.99 万美元，实现全面 扭亏为盈。另外，收购后，子公司长电国际利用星科金朋韩国厂的技术、 厂房等新设立的长电韩国工厂（JSCK）在 2020 年实现营业收入 12.35 亿美元，同比增长 64.97%；净利润 5,833.49 万美元，同比增长 669.97%。 2021 年第一季度，公司业绩延续高增长趋势，归母净利润同比 +188.68%，毛利率 16.03%，同比+2.93pct，净利率 5.76%，同比+3.41pct。
公司可为客户提 供从设计仿真到中后道封测、系统级封测的全流程技术解决方案，已成 为中国第一大和全球第三大封测企业。公司产能全球布局，各产区的配 套产能完善，随着产能利用率的持续提升，公司生产规模优势有望进一 步凸显，同时，各产区互为补充，各具技术特色和竞争优势，完整覆盖 了低、中、高端封装测试领域，在 SiP、WL-CSP、2.5D 封装等先进封 装领域优势明显。公司聚焦 5G 通信、高性能计算、 汽车 电子、高容量 存储等关键应用领域，大尺寸 FC BGA、毫米波天线 AiP、车载封测方 案和 16 层存储芯片堆叠等产品方案不断突破，龙头地位稳固。
用户资源和 高附加价值产品项目，加强星科金朋等工厂的持续盈利能力。目前，公 司国内工厂的封测服务能力持续提升，车载涉安全等产品陆续量产，同 时，韩国厂的 汽车 电子、5G 等业务规模不断扩大，新加坡厂管理效率 和产能利用率持续提升，盈利能力稳步改善。随着公司各项业务和产线 资源整合的推进，公司盈利能力有望持续提升，未来业绩增长动能充足。
英特尔在早前宣布，他们已开始将其第一批新的Agilex FPGA交付给抢先体验的客户。这使得最大的两家FPGA供应商之间竞争进入到了“正面交锋”阶段。Xilinx于6月份交付了他们的第一款“ Versal ACAP”FPGA，因此，在经历了一场漫长而有争议的“谁能首先交付？”之战之后。事实证明，这两家竞争公司都可以在大约两个月内，开始交付其可用来与对手对标的FPGA产品线。这意味着，与其他凭借第一时间引入先进节点来提升性能的竞争不同，这两家公司都没有足够的时间去利用一种新的、更先进的技术来赢得设计上的胜利。
不过，这次竞争的领域扩大了，新玩家Achronix声称他们将在今年年底之前交付其新型Speedster 7t FPGA的首批样品。对于开发团队而言，这意味着到今年年底，将有三款完全不同的高端FPGA产品可供选择——所有这些产品都采用类似的工艺技术，并且均具有独特的功能。
本篇文章是比较这三家供应商的新高端FPGA系列的多部分系列中的第一部分。我们将研究底层的工艺，FPGA逻辑组织（LUT）本身，用于加速处理和联网的强化资源，存储器架构，芯片/封装/定制架构，I/O资源，设计工具策略，每个产品的独特和新颖的特性和功能，以及营销策略。如果您是可以从大量FLOPS，疯狂的带宽或是从设计过的一些有趣，功能强大的半导体器件中获得乐趣的人，那么，这对你来说将是一次令人兴奋的旅行。
注意事项–英特尔和Achronix都参与其中，并提供了本文的信息。Xilinx没有回应我们对信息的请求。
这一次，高端FPGA的霸主地位有所改变。过去，高端FPGA最大的市场是在网络方面，市场份额的变化也是如此，这主要取决于谁可以为部署最新一轮的有线和无线网络客户的产品提供最丰富的设计，，谁就可以取得较大的市场份额。然而，5G推出的时机已经改变了这一动态。在当前的FPGA技术浪潮到来之前，5G就已经开始加速扩展。因此，第一轮5G的主干网是建立在上一代可编程逻辑上的。这些器件将融入一个已经很强大的5G生态系统，因此，我们无法确定5G的彻底革命和新一代FPGA的诞生之间是否保持了一致。这些FPGA的设计已经充分理解了5G的机制。但是，不要低估FPGA对5G的重要性，或者5G对FPGA市场的重要性。今天，当你使用手机时，你的通话有99%的可能是通过FPGA进行的。有了5G，FPGA的影响会更大。
随着数据中心加速（主要是针对AI工作负载）这一新兴市场的快速扩展，这一现象引起了人们的兴趣。据估计，人工智能加速市场将在未来几年中飞速发展，因而这三家供应商都将以其令人印象深刻的性价比和更高的能效来争夺这些设备的大部分市场份额，并声称他们提供的解决方案可以一直延伸到边缘/端侧。这些供应商中的每一个都非常清楚地意识到占领这些AI加速卡插槽是当务之急，并且他们都围绕这个想法设计了新芯片。
让我们看看所有这些因素吧？
从底层工艺技术来看，Xilinx和Achronix FPGA系列在基于TSMC 7nm而设计，而Intel Agilex则采用了性能相近的Intel 10nm工艺。不要被7/10命名差异所迷惑。不要被7/10的命名法差异所混淆。我们很早以前就曾指出，半导体行业的营销团体根据市场上听起来不错的东西来命名节点，而不是从晶体管本身的任何可识别的特征中推导出它们。据我们估计，TSMC的7nm和Intel10nm是大致相当的工艺，使用这两种工艺的厂商基本一致。这意味着英特尔在工艺技术方面长期保持的领先地位似乎已经消失，不过，当我们接近摩尔定律的瓶颈时，硅加工领域的竞争升级是不可避免的。
当推进到最新的半导体工艺节点，这三个供应商都获得了适度的推动。然而这种推进已不可能达到摩尔定律的 历史 标准，因为在过去几个工艺节点的新流程更新所带来的收益增量一直在稳步下降。每个人从FinFET技术问世中都获得了一次临时性的推动，现在，随着摩尔定律即将在经济层面上终结，我们可能会发现边际收益递减趋势将一直延续。
在过去，随着晶体管尺寸的减小，每个新工艺节点都让晶体管的密度大量提升，并获得更好的性能和更低的功耗。现在，供应商必须在这三者之间进行权衡，并且即使在他们偏爱的指标上，通常也只能得到较小的回报。同时，转移到新工艺节点的non-recurring费用继续呈指数级增长。这意味着FPGA公司所承担的风险急剧上升，这是因为为了保持竞争力，他们需要不断投资才能获取不断减少的收益。这也意味着我们正在进入一个新时代，FPGA本身的架构和功能、FPGA工具以及这三家公司的营销策略将成为影响收益的关键因素，而不是谁将率先使用新的制程工艺。
考虑到工艺技术实际上是一种洗礼，让我们看一下每个供应商产品的功能和特性。从最基本的FPGA功能– LUT结构开始。我们经常感叹每个公司对LUT的计算都不一样，而且这个 游戏 每一代都变得更加复杂。Xilinx和Achronix当前使用的是6输入LUT，而Intel的ALM本质上是8输入LUT。厂商或多或少地同意我们可以使用2.2 LUT4s per LUT6,，和2.99 LUT4s per LUT8将不同的LUT转换为等价的4输入LUT。
根据这方法一计算，Achronix Speedster 7T系列包括从363K到2.6M LUT6（相当于800K到5.76M的等效LUT4）领先业界，Intel Agilex系列包括 132 K到912K 的ALM（相当于395K到2.7M的等效LUT4），Xilinx的Versal系列产品包含了约246K到984K CLB（可换算成541K到2.2M的等效LUT4）。每个供应商都声称自己的体系结构优越，着重强调了可以提高某些特定应用或配置中的逻辑密度，性能或可布线性的设计功能。目前，我们尚不清楚任何供应商的LUT是否明显优于其他任何供应商的LUT。
但是，FPGA可用资源不仅取决于LUT的数量。还必须考虑以下挑战：被有效使用LUT的百分比（我们将在稍后讨论设计工具时进行讨论），以及集成到逻辑模块中的强化功能的数量，这些功能允许以最小的方式实现设计功能LUT结构的参与。根据您的设计，您可能会发现更多内容被塞入一个或多个FPGA中，而这些内容和LUT数量无关。
FPGA“擅长”人工智能推理的主要原因是其可以并行完成大量的算术运算（主要是各种精度的乘法累加），这要归功于编织在可编程逻辑结构中的存在大量"DSP块阵列"。这使得FPGA能够比传统的冯·诺依曼结构的处理器更有效地执行例如卷积等矩阵运算。
分析对AI推理至关重要的硬件乘法器，Achronix的可变精度乘法器可实现41K int-8乘法或82K int-4乘法。英特尔Agilex具有2K-17K 18×19乘法器，Xilinx Versal有500-3K“DSP引擎”，大概是“ DSP58 slice”，包括27×24乘法器和新的硬件浮点功能。这种比较肯定是“从苹果到橙子到芒果”，至于哪种水果更适合您的应用，它必须是“由设计者决定的”。
现在，这三个供应商都增强了对浮点乘法的支持。Achronix为他们的DSP块提供了一个全新的架构，他们称之为"机器学习处理器"（MLP）。每个MLP包含多达32个乘法器/累加器（MAC）、4-24位整数模式和各种浮点模式，可支持包括TensorFlow 的Bfloat16格式和块浮点格式。最重要的是，Achronix MLP将嵌入式存储器模块与计算单元紧密耦合，从而使MAC *** 作能够以750 MHz的频率运行，而等待通过FPGA组织访问存储器获取数据。
英特尔还使用具有硬件浮点的可变精度DSP模块（基本上就像它们已经提供了多年的功能一样）。英特尔的浮点支持也许是三者中最广泛和最成熟的。借助Agilex，他们推出了两种新的浮点模式，即半精度浮点（FP16）和块浮点（Bfloat16），并且进行了架构调整，以使其DSP运算更加高效。
Xilinx已将其以前的DSP48 Slice升级到DSP58 ——大概是因为它们现在包括了硬件浮点，并且其乘法器也升级到了27×24。因此，在这一代产品中，另外两家供应商也加入了英特尔的行列，提供支持浮点运算的硬件乘法器。对于Xilinx而言，这是一个逆转。赛灵思此前声称，FPGA中实现浮点硬件乘法器不是一个好主意，因为浮点运算主要用于训练，而FPGA则主要针对推理应用。
就可用的浮点格式而言，Versal（最多2.1K乘法器）和Agilex（最多8.7K乘法器）都支持FP32格式。这三个系列均支持半精度（FP16）——Versal最多可支持2.1K乘法器，Agilex最多可支持17.1K乘法器，Speedster最多可支持5.1K乘法器。Agilex（最多17.1K乘法器）和Speedster（最多5.1K个）支持Bfloat16。对于FP24格式浮点乘法，Versal和Agilex可能会使用FP32单元，而Speedster则具有高达2.6K的乘法器。Achronix Speedster还支持多达81.9K的块浮点乘法器。
Xilinx还带来了一种新的软件可编程矢量处理器——高达400个1GHz +V LIW-SIMD矢量处理核心阵列，具有增强计算和紧密耦合的内存。这为并行化复杂的向量运算并利用FPGA丰富的计算资源提供了更为简单的编程模型。总体而言，是在Xilinx的“kitchen sink”竞争策略上选中了“GPU /推理引擎”。稍后我们将详细讨论这一点。
英特尔对Achronix MLP和Xilinx矢量处理器的回应是老派的演变。他们指出，Agilex DSP模块实现了与其他供应商的新DSP功能相同的功能。可以利用已建立并充分理解的FPGA设计开发流程，并且不需要客户在器件的各个体系结构中去划分他们的设计。如果您的团队具有FPGA/RTL设计专业知识，这是一件好事。但如果你的应用需要由软件工程师来开发DSP，Xilinx的软件可编程方法可能有优势。
除了简单地计算乘数外，我们还可以通过查看供应商关于理论性能的声明来比较这些能力。但有一点需要注意，这些说法被严重夸大了，而且很难精确定义。供应商通常通过将芯片上的乘法器数目乘以这些乘法器的最大工作频率来得出一个数，得出一个"最多XX TOPS或TFLOPS"的数字。显然，现实世界中的设计不会使用到100%的乘法器，没有任何一个设计能够达到这些乘法器的最大理论时钟速率，也没有一个设计能够以适当的速率持续为这些乘法器提供输入数据，并且这些乘法运算的精度因供应商而异。
如果必须估算的话，我们可以说FPGA在实际设计中可以实际达到其理论最大值的50-90％。这要比GPU更好，后者被认为在现实世界中只能达到其理论最大值的10-20％。
在推测INT8 *** 作的TOPS数量时，如果我们将其矢量处理器中的 133 个TOPS包含在内，则Xilinx Versal以大约 171 个TOPS位居榜首。12个来自其DSP块，26个来自其逻辑结构。Speedster紧随其后，有大约86个TOPS，其中61个来自他们的MLP模块，25个来自他们的逻辑结构。Agile xi nt8 *** 作最大值为92个TOPS，其中51个来自DSP块，41个来自逻辑结构。从Bfloat16格式的TFLOPS来看，Agilex以40个领先，Versal以9个紧随其后，Speedster以8个垫底。Speedster在块浮点 *** 作上上获得了很大的优势，但是，它有123个TFLOPS，其次是Agilex的41个和Versal的15个。
这些数字均来自公司自己的数据表。正如我们所提到的，它们是理论上的最大值，在实际的实际应用中是不可能达到的。Achronix宣称的“可用性”具有一定的价值，因为它们的MLP是独特的设计，旨在将可变精度乘法运算维持在模块本身内进行，并以最大时钟速率运行，而无需数据往返于逻辑结构即可完成AI推理中最常见的 *** 作。同样，Xilinx的矢量处理器体系结构应能很好地保持数据平稳地流经算术单元。也就是说，我们还没有看到基准或参考设计以任何有意义的方式来证明这些公司的声称。
当然，要使用所有这些LUT和乘法器，就需要让您的设计实际布局和布线并满足所选芯片的时序要求。随着FPGA的发展，这已成为越来越困难的挑战。单比他网络和逻辑路径通过有限的路由资源分布在巨大芯片上，这使传统的时序收敛逐渐变成一场噩梦。用于在同步设计上实现时序收敛的常规技术均遇到了障碍，无法扩展。Xilinx和Achronix都通过添加覆盖传统逻辑和路由结构的片上网络（NoC）在新一代FPGA中解决了这一问题。NoC从本质上改变了 游戏 规则，因为整个芯片不再需要在一个巨大的魔术般的融合中实现时序收敛。现在，较小的同步块可以通过NoC传递数据，减轻了传统路由结构的负担，并将巨大的设计自动化工具需要解决的问题分解为更小、更易于管理的问题。
几代以前，英特尔已经采取了另一种方法来解决这一问题——用称为“ HyperFlex寄存器”的大量微寄存器铺平到整个逻辑结构。这些寄存器允许对更长、更复杂的逻辑路径进行重新定时和流水线处理，从而使整个设计实质上变得异步。有趣的是，这也是Xilinx和Achronix使用的NoC的效果。每种方法都面临挑战，因为这两种方法都会给芯片设计和我们使用的设计工具增加大量复杂性。据报道，在英特尔的案例中HyperFlex寄存器对逻辑架构可以实现的整体速度也有一些负面影响。英特尔表示，Agilex FPGA中的HyperFlex体系结构是第二代，并且与上一代HyperFlex体系结构相比具有改进和增强，可以提高性能并简化时序收敛。在Agilex取得进展之后，我们将不得不拭目以待观察用户使用后的反应。
在采用NoC进行路由的两家供应商，Xilinx和Achronix中，Achronix声称通过其二维跨芯片AXI实现实现了最快的NoC。在这一NoC中的每一行或每一列都实现为两个工作在2 GHz的256位单向AXI通道，也就是在每个方向上可以支持512 Gbps的数据流量。Speedster的NoC共有197个节点，最终形成27 Tbps的总带宽，减轻了FPGA传统按位进行路由的资源负担。据我们所知，Xilinx的Versal NoC性能尚未发布，但是大约有28个节点，我们猜测大约是总带宽是1.5 Tbps。
好吧，本周我们的墨水用完了，但下周我们将继续进行下去——看看这些FPGA系列带来的迷人而灵活的存储器架构，每个系列的独特封装和定制功能，疯狂的SerDes IO功能，嵌入式处理子系统，设计工具流程等。
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