以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该？

以前是学计算机的，学习c语言等等，现在学Verilog hdl 是不是很难，或者很不应该？

希望做Verilog hdl方面的人指点迷津。

1.Verilog hdl方面工作前景怎么样？ 可以直接用人民币来衡量。

写verilog，说白了就是写RTL代码，基本可以做FPGA开发和IC设计验证，入行门槛比较高，但当然收入也是比较好的。如果用RMB的话，我在北京，基本月收入税前8000吧，我刚硕士毕业

2.做这方面的工作还需要学习哪些东西？

其他的知识，当然分深度和广度了。广度就是说，你需要对各种协议的东西，比如AMBA PCI等有所了解，最好知道点cmmb H264的知识，对工作更有帮助。在深度上，就是你描述电路的能力。（我不知道楼上是怎么想的，RTL代码怎么可能和C差不多，RTL代码都是always，都是并发的 *** 作，而C是串行的，怎么可能一样？？记住，写RTL代码是在描述电路，不是在编程，永远要想到自己code描述出来是怎么样一个电路，切记）

3.如果可以。。 用个例子说明，工作时要做哪些事情，（很多东西分工不？）我希望用最快的速度学好然后找工作。

我做的是IC，也就是芯片设计，我只能说说我这个方面的。系统架构，这个由算法架构工程师做，我水平不够。当架构大致定下来，就你负责的模块，需要和其他模块负责人商量接口，考虑实现方法，同时得注意timing，不要code写好了，后端工程师根本就做不出来。code写好，还得验证，这又是一个行当，公司有专门做验证的工程师，专门的环境，针对basic的，corner的，critical情况做case，验证，还要跑很多random。做完这些，没问题了，做DFT，还得咋做，做综合，做后仿等，一环扣一环，反正硬件就是，经验积累多了，失败的多了，自然就牛了。。。呵呵

4.谢谢了，这关系个人前途。。。。

其他么，多看，多学，如果不做芯片设计，做FPGA开发，其实也差不多，手上最好有个开发板，多练练手，对了，我说的是数字前端哈，最好懂点模拟的知识，在出现问题的时候，方便debug，谢谢

有问题在联系哈，祝你成功~~~

用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contraints）--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度，从我使用TimeQuest的经验看，它与IC设计中经常用到的比如prime time，time craft等STA是比较类似的。用过prime time或time craft的朋友是非常容易上手的。

在这一系列的文章里，我将会拿一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。

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