国产破冰芯制程！专家：2022年底实现14nm自主化，麒麟芯片有救了

据了解，14纳米及14纳米以上制程的半导体芯片可满足70%的市场需求。我国在2021年实现并初步完成了28纳米芯片的自主化生产。没过多久，业界便传来14纳米芯片将在2022年年底实现量产的消息。

我是柏柏说 科技 ，资深半导体 科技 爱好者。本期为大家带来的是：国产半导体将在2022年年底实现14纳米芯片的自主化量产。

老规矩，开门见山。2021年6月23日，环球网消息。中国电子信息产业发展研究院，电子信息研究所所长 温晓君 在接受采访时表示：“ 我国将在2022年底完成14纳米制程的攻坚，完成14纳米制程芯片的量产 ”。

在这里穿插一点：或许是意识到自己无法阻拦我国芯片制程的发展，ASML近期提高了自家中端光刻机的售价。讽刺的是，ASML刚对自家的中低端光刻机降价，紧接着又对自家的中端光刻机提价，其意图不言而喻。

值得一提的是：结合我国近些年来对半导体行业的大力扶持，国产半导体厂商在芯片代工、集成电路领域中的突破。早先业界人士预测， 28纳米将是国产芯片代工行业的制程新起点，28纳米与14纳米制程预计在2021年、2022年实现。

事实上，我国的确在2021年实现了28纳米制程的突破，如今业界有关于14纳米制程的预测，也得到了温晓君的确定。种种迹象表明，国产14纳米芯片真的要来了。我国破冰14纳米制程，将给国产半导体行业带来哪些改观呢？

首先我们要弄明白目前半导体市场的趋势。虽说比起7纳米、5纳米制程，14纳米制程比较落后。但在硅基半导体市场中， 14纳米、28纳米制程依旧是主流。 目前 14纳米及14纳米以上制程的半导体芯片，占据整个半导体市场的70%。 毕竟智能 汽车 、智能家居等中低端半导体制程芯片占据了大部分的芯片市场。

即便不谈14纳米制程的半导体芯片，单是我国在今年掌握的28纳米制程芯片便占据了近半的芯片市场，28纳米制程也被业界称为“黄金线”制程。

据了解，目前大多数的中低端5G芯片，其采用的工艺大多都是14纳米、12纳米。补充一点，12纳米与14纳米之间的差距并不大，类似于台积电的5纳米与4纳米之间的区别，只是在工艺上，晶体管排序上做出了优化。即12纳米是14纳米制程的改进版，其设备并未做出太大改变。

也就是说，华为的5G麒麟中低端处理器芯片，有望在明年实现量产。尽管不能解决华为在高端制程领域中的“芯”疾，至少可以在一定程度上缓解华为在中低端消费者领域中的压力。不只是华为代表的智能手机领域，在PC端市场中，以龙芯、飞腾为代表的PC端市场，也会因此受益。

例如龙芯采用自研指令集架构“loong Arch”制成的龙芯3A5000处理器芯片，14纳米制程足够满足国内大多数PC端厂商的需求。而且不同于手机处理器这种高精密芯片，PC端芯片对于制程的要求要缓和一些。也就是说,，由14纳米、12纳米代工制成的PC端芯片，可以满足大多数的日常工作需要。

温晓君介绍，目前我们在14纳米制程上已经攻克了大多数的难题，刻蚀机、薄膜沉积等关键技术设备都实现了从无到有的突破，并已投入供应链使用。此外，有关封装集成技术方面的突破，我国实现了全面量产。光刻胶、抛光剂等上百种材料也进入了批量销售。以上成果可以助力我国摆脱国外技术限制，实现国产集成电路的全产业链覆盖。

我国成功攻坚14纳米项目，有助于我们更好地对抗国外半导体行业的打压。虽说我们与国外先进半导体制程之间的距离比较大，但路是一步一步走的。目前我们的主要任务是确保自己在半导体领域中不会被主流技术落下。因为在确保市场营收的基础上进军高端技术行业，显然是更好地选择。

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：

长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。

如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 0.18微米或 0.13微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。

ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 2.0，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加2.7倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。

半导体产业持续朝先进制程迈进，不断追求精密细小的极限挑战，以延续摩尔定律。为此，台湾地区台湾大学、台积电、美国麻省理工学院（MIT），联合研究发现二维材料结合半金属铋（Bi）能达到极低的电阻，接近量子极限，有助于实现半导体1纳米以下的艰巨挑战；且这项研究已于「自然期刊（Nature）」公开发表。

https://www.nature.com/articles/s41586-021-03472-9

目前硅基半导体主流制程，已进展至5纳米及3纳米节点，芯片单位面积能容纳的晶体管数目，也将逼近半导体主流材料「硅」的物理极限，芯片性能无法再逐年显著提升。

因此，随着硅基半导体已逼近物理极限时，全球科学界都在积极寻找其他的可能材料；而一直以来科学界都对二维材料寄予厚望，却苦于无法解决二维材料高电阻、及低电流等问题，以至于取代硅成为新兴半导体材料一事，始终是「只闻楼梯响」。

为此，台大联手台积电、MIT 共同研究，首先由MIT团队发现在二维材料上搭配半金属铋的电极，能大幅降低电阻并提高传输电流；随后台积电技术研究部门（CorporateResearch）将铋沉积制程进行优化，台大团队并运用氦离子束微影系统（Helium-ion beamlithography）将元件通道成功缩小至纳米尺寸，终于获得这项突破性的研究成果。

这项跨国合作自2019年展开，合作时间长达一年半，包括台大、台积电、麻省理工学院等皆投入研究人力，共同为半导体产业开创新路。

这项研究发现，在使用铋为接触电极的关键结构后，二维材料晶体管的效能不但与硅基半导体相当，又有潜力与目前主流的硅基制程技术相容，实有助于未来突破摩尔定律的极限。虽然目前还处于研究阶段，但该成果能替下世代芯片提供省电、高速等绝佳条件，未来可望投入人工智能、电动车、疾病预测等新兴 科技 的应用中，民众都能受惠。

过去半导体使用三维材料，其物理特性与元件结构发展到了三纳米节点，这次研究改用二维材料，其厚度可小于一纳米（一到三层原子厚），更逼近固态半导体材料厚度的极限。而半金属铋的材料特性，能消除与二维半导体接面的能量障碍，且半金属铋沉积时，也不会破坏二维材料的原子结构。

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