SR-FlipFlop 双稳态多谐震荡器 谁解释解释吧 SR 和RS

触发器通常由FF表示，也称为双稳态多谐振荡器（bistable multivibrator），是一种脉冲数字电路，它可以在两个状态之间改变。触发器由几个晶体管构成，可以作为一位的存储器使用。触发器通常具有0、1、或2个输入信号；一个时钟信号；一个输出信号；许多商用触发器还为输出信号提供了一个互补的信号；某些触发器还包含一个清除输入信号用来复位当前的输出；作为集成电路芯片提供的触发器还要求电源和地连接。根据触发器输入信号的值以及触发器的特性等式，时钟信号的跳变（上升沿或下降沿）会引起触发器或者改变它的输出值或者保持它的输出值. 通常具有四种类型的触发器： T flip-flop：T型触发器； D fliip-flop：D型触发器； SR flip-flop：SR触发器； JK flip-flop：JK触发器；ISA标准中，并无RS和SR的写法，复位还是置位优先在R或S以圆圈标示。但是多数供货商提供的函数库中,RS表示R复位优先，SR表示S置位优先。对于电机启动，从工艺、电气、仪表角度考虑脉冲容易被大家接受。

filp-flop是触发器，在时钟信号有效时候才检测输入改变输出

latch是锁存器，是组合逻辑，不依赖时钟信号，总是根据输入改变输出

FPGA设计中总是讲到要避免使用latch，那么使用latch到底有什么坏处呢？这个问题想了很久也没有得到一个令自己满意的答案，这里我先把自己的一些看法表述一下，请大家就这个问题讨论讨论。

latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二者都是时序逻辑，所以输出不但同当前的输入相关还同上一时间的输出相关。

latch缺点：

1、没有时钟端，不受系统同步时钟的控制，无法实现同步 *** 作；

2、对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；

在xilinx和altera器件的slice和LE中都能够同时支持生产d-latch和d-ff，在这一层面上二者有什么区别暂时没有想到。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少，这是latch比ff优越的地方。

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简单回答就是Latch是异步电路，flip-flop是同步电路

既然是同步电路，肯定有clock端了，而latch就没有

但是在IC设计中，latch相对flip-flop只占用其三分之一的硅

面积。

register一般是由Latch or flip-flop实现的

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