vivado工程中生成了两个时钟ip核，引脚约束对50MHz晶振应该怎么设置

对数据时钟添加延迟add_delay进行设置。

晶振内部振荡器产生的时钟频率fXTAL ≈114、285000000MHz，用户后续都无法更改。

晶振虽然可以在上电状态下通过I2C设置改变输出频率，但是重新上电后又会从Flash里加载出厂设置输出默认的上电频率。

你好，很高兴来回答你的问题。

时钟约束的不同情况

一、输入时钟

输入管脚CLK

差分时钟

GT或恢复时钟

二、PLL衍生时钟

三、分频时钟

输入管脚clk

这是最常见的一种情况，开发板上，晶振过来的时钟，都是clk直接输入管脚进来的

2 差分时钟

3 GT或恢复的时钟

高速串行总线，在发送数据的时候不会发送时钟，需要从发送的数据当中恢复出时钟（需要一个IP）

最基本的约束是管脚约束，让你的逻辑通过对应的io连接到电路板上面对应的外设。

然后是时钟约束，告诉ise布局布线要满足的时序要求

还有区域约束，相当于手工布局，以优化时序设计。

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