让ISE 自动生成的代码改为VHDL

在创建project的第二步，preferred language选VHDL，这样如果生成IP核之类的ISE会默认为VHDL，但如果对应的IP核没有VHDL版本，则生成verilog版本，但生成的接口仍然是VHDL的格式。

单独创建VHDL文本的话，点菜单project，然后选new source，选VHDL module，这样会生成VHDL格式的文本框架。

我看着好像意思是有一个同步的置位。

一般的reset信号都是异步的。很少用同步的复位。如果你确实是想要同步复位，那不用管这个warn。可能你的原本意思也是异步复位，但是你的代码中写错了。

一般的同步复位就是process的敏感变量中没有reset。

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