FPGA Basys3管脚约束

在Vivado中，主要通过对xdc文件的写入与修改来完成对管脚的约束。设定管脚约束的语法为：set_property PACKAGE_PIN "引脚编号" [getports "端口名称"]

如图中编码器的管脚约束为：

set_property PAKAGE_PIN "V16" [getports {D[0]}]

set_property PAKAGE_PIN "W16" [getports {D[1]}]

set_property PAKAGE_PIN "V17" [getports {D[2]}]

set_property PAKAGE_PIN "W15" [getports {D[3]}]

set_property PAKAGE_PIN "E19" [getports {Q[0]}]

set_property PAKAGE_PIN "U19" [getports {Q[1]}]

对数据时钟添加延迟add_delay进行设置。

晶振内部振荡器产生的时钟频率fXTAL ≈114、285000000MHz，用户后续都无法更改。

晶振虽然可以在上电状态下通过I2C设置改变输出频率，但是重新上电后又会从Flash里加载出厂设置输出默认的上电频率。

_delay 。其中，只有那些从 FPGA 管脚进入和/或输出都不经过任何时序元件的纯组合逻辑路径可以用 set_max_delay / set_min_delay 来约束，其余 I/O 时序路径都必须由set_input_delay / set_output_delay 来约束。如果对 FPGA 的 I/O 不加任何约束，Vivado 会缺省认为时序要求为无穷大，不仅综合和实现时不会考虑 I/O 时序，而且在时序分析时也不会报出这些未约束的路径。

本文以下章节将会着重

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