怎样往vivado器件库中导入元件

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。

2、在d出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。

3、设置好参数后点击“Compile”按钮开始器件库的编译。

4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。

5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。

过程步骤：

1）在Vivado软件里找到Settings设置选项，进入，点击Bitstream选项，将 bin_file 勾上，点击 OK

2）点击 generate bitstream （可以分步进行，Run Synthesis—Run implementation— genereate bitstream），生成 bit 文件和 bin 文件。

3）点击 open hardware manager，连接板子

4）在Hardware面板中右击FPGA器件（xc7a35t_0），选择Add Configuration Memery Device。

5）在d出的添加配置存储器的界面中，找到板载的Flash存储器型号，点击OK，完成添加。这里开发板flash型号是（ n25q64 ）选择3.3v。

6）添加完成后，Vivado会提示添加完成，是否立即配置存储器。点击OK，进入配置存储器的界面，开始将二进制bin文件烧写到外部配置flash存储器中。

7）找到二进制bin文件，选中，进行代码烧写, 实现上电自启动，完成程序固化。

vivado是干什么的

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束(SDC)以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。

为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计，实现重用的标准算法和RTL IP 封装技术，标准IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真性能提升了100倍。

为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3 至15 倍，且为SystemVerilog提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。

此外，增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

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