quartus怎么设置输入信号

Edit ->Insert ->Insert Node or Bus，点Node Finder...，在d出界面中的Filter下拉菜单选Pin:all，点击List，然后把想仿真的引脚移到右边，选完后退出 如果要设置时钟信号，右键选Value ->clock...，然后可以设置周期占空比，如果要设置输入信号，可以直接在波形上需要设置的初始时刻对应位置按住鼠标，然后在设置终止时刻放开鼠标，右键选Value->(对应 *** 作)

1/10

执行菜单【File】-【Open Project…】命令，在quartus中打开一个设计项目

2/10

执行菜单【Tools】-【Megawizard Plug-In Manager…】命令，打开Megawizard Plug-In Manager设置向导

3/10

这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮

4/10

右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮

5/10

How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】

6/10

一般情况下，FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】

7/10

这一步可以默认设置不变，下一步【next】

8/10

一般情况下在page 6 of 8 中选择【Yes（best speed）】，下一步【next】，page7 of 8默认不变，下一步【next】

9/10

宏模块向导最后一步，这里会显示向导生成的所有文件名，及其描述，一般情况下默认即可，点击【finis】保存并退出向导

首先，先把你仿真带杂波的正弦信号生成一个模块，就是确定输出输入口。第二，就是用产生的IP核.V文件，当然我这里指的是verilog语言，在这当中你得知道你需要IP核的哪些接口，以及IP核的提供的一些接口你必须要做正确的处理。第三，就是用你那带杂波的正弦信号输出接口输入到IP核中去，IP核对的输出做输出，输出的就是你滤波后的正弦信号。

---