怎么用chipscope观测 dds产生的波形

1、当用ChipScope抓取到有用的波形后，可以选择File->Export选项，

2、导出时选择vcd文件格式，

3、打开modelsim软件，新建一个工程，并将2013.6.19V3_1.vcd添加到工程中

4、接着，使用vcd2wlf命令将该vcd文件转成modelsim能识别的wlf文件，转换后的wlf文件在与vcd文件相同的目录下。

5、接着将wlf文件添加进工程，右击并选择Edit6、如你所愿，所得到的波形

Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且 *** 作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。

我在调试过程中常常遇到的一个问题就是，xilinx工具在逻辑综合的过程中，将自己RTL代码中的很多变量都优化掉了，使得调试的抓信号的过程很纠结。现在我就跟大家分享一下我的方法（ISE版本为14.3）。

第一种方法：更改优化选项设置。

在ChipScope中添加一些引脚的信号，但列表中并没有显示，原因是综合的地方没设置好，应该将XST的属性设置成如下：keep hierarchy处为YES。

第二种方法：在RTL代码中进行一些声明。

对于wire型号，对于ISE12.3以后的版本，XST综合，可以使用(* KEEP="TRUE"*) wire [15:0] AD_reg这样的声明，就可以在查找信号的信号找到wire类型的AD_reg信号进行观察。

使用方法示例如下图：

第三种方法：做一些不会被优化掉的冗余逻辑使想查看的信号不被优化掉。

如果某些信号使用了上面的两种方法还是不行的话，可是常常加一些冗余逻辑。加需要观察的信号打个节拍，然后接到引脚上，这时的信号是不会被优化掉的。在FPGA设计中常常都有一些空闲的引脚或者调试使用的引脚，将冗余逻辑的输出接到这些引脚上即可。

希望分享的经验能够帮助大家，在调试过程中更加顺利无阻。

vivado中并没有集成chipscope和impact，所以需要安装ISE，安装完ISE后进行以下 *** 作：

1) 选择环境变量中的系统变量，新建以下变量

XILINX C:\Xilinx\14.7\ISE_DS\ISE

XILINX C:\Xilinx\14.7\ISE_DS\EDK

XILINX_PLANAHEAD C:\Xilinx\14.7\ISE_DS\PlanAhead

XILINX_VIVADO C:\Xilinx\Vivado\2013.4\bin

2) 选择环境变量中的用户变量，新建一个变量path，这个变量很可能已经有了，那么在后面添加即可:

C:\xilinx\14.7\ISE_DS\ISE\bin\nt64%XILINX%\lib\nt64C:\XILINX\vivado\2013.4\bin

完成。

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