fpga lvds内核仿真还需要什么文件

1. verilog。verilog中时序逻辑和组合逻辑写法、运算符、企业设计规范、例化方法等就是核心知识；模块结构、信号类型等是识记内容，理解就可以的；function、task、读写文件等就纯粹没必要学了。

2. 测试文件。编写代码后，必须对代码仿真，这个时候就要编写测试文件了。那么要懂得时钟和复位的产生方法、信号产生方法、例化等是核心知识，其他内容就没啥必要的。

3. modelsim。modelsim是仿真工具，新建工程、编译工程、解决提示的错误、仿真工程、查看波形、定位问题和解决问题等是核心知识，其他工具中更高级的功能真没必要学先。

4. quartus。当仿真正确后，就要加载工程到板子上跑跑了。quartus的新建工程、综合、配置管脚、下载工程等就是核心知识，会这几步骤就可以了。

5. signaltap。当电路上板后，发现现象不对，此时就需要signaltap去查看芯片内部发生了什么事。signaltap原理、设置、触发条件等设置就是核心知识。要懂得如何通过signaltap去定位问题。

6. 至简设计法学习。经过前面几步，相信你可以把已有的工程下载到板上看现象了。但你此时还没能力做设计，不懂得如何下手。这时要学习至简设计法。它会教你如何一步一步傻瓜似去完成一个复杂电路的设计，里面很多有实用技巧，熟练运用这些技巧，有助于你写出非常优秀的代码。

尽快掌握以上知识，你就越快学好FPGA，努力加油吧！

Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且 *** 作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。

我在调试过程中常常遇到的一个问题就是，xilinx工具在逻辑综合的过程中，将自己RTL代码中的很多变量都优化掉了，使得调试的抓信号的过程很纠结。现在我就跟大家分享一下我的方法（ISE版本为14.3）。

第一种方法：更改优化选项设置。

在ChipScope中添加一些引脚的信号，但列表中并没有显示，原因是综合的地方没设置好，应该将XST的属性设置成如下：keep hierarchy处为YES。

第二种方法：在RTL代码中进行一些声明。

对于wire型号，对于ISE12.3以后的版本，XST综合，可以使用(* KEEP="TRUE"*) wire [15:0] AD_reg这样的声明，就可以在查找信号的信号找到wire类型的AD_reg信号进行观察。

使用方法示例如下图：

第三种方法：做一些不会被优化掉的冗余逻辑使想查看的信号不被优化掉。

如果某些信号使用了上面的两种方法还是不行的话，可是常常加一些冗余逻辑。加需要观察的信号打个节拍，然后接到引脚上，这时的信号是不会被优化掉的。在FPGA设计中常常都有一些空闲的引脚或者调试使用的引脚，将冗余逻辑的输出接到这些引脚上即可。

希望分享的经验能够帮助大家，在调试过程中更加顺利无阻。

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