在modelsim下建立VHDL库

VHDL 语言一般会调用各种库（ library ），这些库包括用户自定义库、其他 EDA 软件下的库，比如 altera 、 synopsys 等 EDA 软件下定义的库。而目前modelsim都会兼容很多流行EDA厂商的library，比如上面提到的altera、synopsys等，这些library设计者都不用去自己建立，modelsim已经为我们建立好了，但用户自定义的库还要设计者自己在modelsim中建立，而在 model-sim 如何调用这样的库，有以下步骤：

1.    在 modelsim 下建立一个 project ，首先应该建立这些用户自定义库、其他 EDA 软件下的库，而不是新建一个工程。

2.    先在建立一个文件夹，把要建立的库文件拷到这个目录下。比如 D:modelsim_project/user_lib

3.    先打开 modelsim ，在 file 菜单下选择 change  directory ，在d出对话框中选择 D:modelsim_project/user_lib

4.   执行菜单 File->new->Library ，按照下图 *** 作，完成 library 的命名，比如命名为 jpeg2k_e 。

5.  然后执行菜单 complie->complie… ，然后选 D:modelsim_project/user_lib 下的库文件，然后点击 complie ，完成后点击 done 完成。这里特别注意，在下图的最上面 library 的选框中，一定要选择刚才建立的 library 的名称，上面我们命名为 jpeg2k_e ，所以，选择的 library 的名称一定为 jpeg2k_e ，默认的一般是 work ，所以大家一定要改过来，改成自己刚才新建的库的名称，这点这重要，我之前在 *** 作中犯过这样的错误，采用了默认的库名 work ，导致建立不成功。

6.      最后，在该目录 D:modelsim_project/user_lib 下或者 D:modelsim_project/user_lib/jpeg2k_e 目录下会生成一个文件“ modelsim.ini ”，打开后添加以下语句：

jpeg2k_e = D:modelsim_project/user_lib/jpeg2k_e 。

7.    重启 modelsim ，或者刷新 library ，就 ok 了。

 

 

VHDL 语言 没有 module 模式，程序框架包括三个部分：Library，Entity 和 Architecture；

使用 module 的是 Verilog 语言；

你可以使用专门的转换工具将 Verilog 代码和 VHDL 代码互转，或者通过组合部件的方式混合使用 Verilog 和 VHDL 编程；

LIBRARY IEEE表示打开IEEE库，因为IEEE库不属于VHDL的标准库，所以使用库的内容要先声明；USE和ALL是关键词，第二局表示允许使用IEEE库中STD_LOGIC_1164程序包中的所有内容。这样说满意吗？

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