纯组合逻辑电路做后端，怎么添加约束和时钟？

最基本的约束是管脚约束，让你的逻辑通过对应的io连接到电路板上面对应的外设。

然后是时钟约束，告诉ise布局布线要满足的时序要求

还有区域约束，相当于手工布局，以优化时序设计。

可能是ISE综合的时候优化掉了你的这个DCLK。 解决方法： 1、你可以用 (*keep="TRUE"*) wire DCLK；来使其不被ISE工具优化。 2、打开ISE工具的保持层次的选项，如图

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