关于Tcl在Vivado中的应用文章从Tcl的基本语法和在Vivado中的应用展开，继上篇《用Tcl定制Vivado设计实现流程》介绍了如何扩展甚至是定制FPGA设计实现流程后，引出了一个更细节的应用

时钟扩展对使用赛灵思Vivado设计套件的工程师来说是一个很大的挑战，但不是一个不可逾越的障碍。随着越来越多的赛灵思用户开始使用Vivado®设计套件，部分用户对未扩展时钟表示困惑。那么什么是未扩展时

在ISE下，对综合后的网表进行编辑几乎是不可能的事情，但在Vivado下成为可能。Vivado对Tcl的支持，使得Tcl脚本在FPGA设计中有了用武之地。本文通过一个实例演示如何在Vivado下利用T

资源、速度和功耗是FPGA设计中的三大关键因素。随着工艺水平的发展和系统性能的提升，低功耗成为一些产品的目标之一。功耗也随之受到越来越多的系统工程师和FPGA工程师的关注。Xilinx新一代开发工具V

我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要注意些什么才能保证时序报告的准确性？CDC的定义与

Xilinx©的新一代设计套件 Vivado 中引入了全新的约束文件 XDC，在很多规则和技巧上都跟上一代产品 ISE 中支持的 UCF 大不相同，给使用者带来许多额外挑战。Xilinx 工具专家告诉

在Vivado下，有两种方式管理IP。一种是创建FPGA工程之后，在当前工程中选中IP Catalog，生成所需IP，这时相应的IP会被自动添加到当前工程中；另一种是利用Manage IP，创建独立的

设计人员使用赛灵思级高层次综合工具，能以类似软件的方式用高级编程结构描述包处理系统，而使用RTL则难以实现。不同层面的协议处理常见于各种新型通信系统，因为任何信息交流都需要使用某种通信协议。通信协议一

现有的工具和技术可帮助您有效地实现时序性能目标。当您的FPGA 设计无法满足时序性能目标时，其原因可能并不明显。解决方案不仅取决于FPGA 实现工具为满足时序要求而优化设计的能力，还取决于设计人员指定

通过用于重构高级算法描述的简单流程，就可以利用高层次综合功能生成更高效的处理流水线。如果您正在努力开发计算内核，而且采用常规内存访问模式，并且循环迭代间的并行性比较容易提取，这时，Vivado设计套件

《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过 约束是为了设计服务，写入Vivado中的XDC实际上就是用户设定的目标 ，Vivado对FPGA设计的实现

在数字信号处理领域，如自适应滤波、DPD系数计算、MIMO Decoder等，常常需要矩阵解方程运算以获得其系数，因此需对矩阵进行求逆运算。然而，由于直接对矩阵求逆会导致庞大的运算量，所以在实际工程中

目前的应用软件通常包含有复杂的内存访问机制，尤其是在科学计算和数字信号处理领域，内存的管理将十分复杂。我们利用Vivado HLS设计了一个简单的例子，可以使你在一些棘手的情况下，用它来建造有效处理管

通过下列两种方式可显示该页面：右键单击项目浏览器窗口中FPGA终端下的程序生成规范，从快捷菜单中选择新建»编译，打开编译属性对话框。在类别列表中选择Xilinx选项，可显示该页。如FPGA程序生成规范

工业设计人员可望借助快速建立原形技术和模块基础设计，将马达控制算法移至FPGA SoC环境中，藉此开发出以FPGA SoC为核心的马达驱动系统，从而大幅减少组件数量与设计复杂性，同时降低系统成本并提高

本文将介绍如何优化赛灵思内核以便在CPRI远程无线电头端设计中使用Vivado IPI。新型基于FPGA的设计使用IP核的数量和种类日趋繁多。Vivado®设计套件中的IP集成器 （IPI） 工具和赛

其实Tcl在Vivado中还有很多延展应用，接下来我们就来讨论如何利用Tcl语言的灵活性和可扩展性，在Vivado中实现定制化的FPGA设计流程。基本的FPGA设计实现流程FPGA的设计流程简单来讲，

我们先看看单时钟周期的情形，如下图所示。红色标记为默认情况下的建立时间检查，蓝色标记为默认情况下的保持时间检查，且注意保持时间的检查是以建立时间的检查为前提，即总是在建立时间检查的前一个时钟周期确定保

一、创建带有MicroBlaze处理器的IP设计使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。（译者加：所以你要仔细看下面的说明）Vivado IDE使用IP综合设计工具进行嵌