你所说的ATMEGA16不是指拍戚因为它倍频，而是因为51单片机进行了12分频来稳定整个系统，也就是需要12个时钟周期，系唯陵统才会去执行一次程序，而ATMGEA16就没有进行分频，一个时钟周期就执行一条指令，所以要快很贺旁多你指的是旋转编

首先说芦伏一下我们需要的硬件，至少三个数码管，分别来显示时，分，秒。七个按键，其中包括校对按钮，设置闹钟按钮，确定按钮，向上，向下，如哗森向左，向右（这四个是在校对时钟的渣亩时候使用的）然后说一下我们需要的模块。我们一共需要四个模块，分别是

module ledwater(clk,led,s)input clkinput[1:0]soutput[7:0]ledreg [7:0] led=0reg [1:0] olds=0always@(posedge clk) o

module gen_divd(reset,clkin,clkout)input reset,clkinoutput clkoutparameter divdWIDTH=1参数定义 parameter divdFACTO

基于CPLD的VHDL语言数字钟（含秒表）设计利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）

你说的是PWM事件生成毕握吧void PWM_Init(u16 arr,u16 psc){GPIO_InitTypeDef GPIO_InitStructureTIM_TimeBaseInitTypeDefTIM_TimeBas

本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束

是分频器吧。用将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放，即可实现分频。以2分频为例，2000Hz的信号，经过2分频之后变成1000Hz，处理的过程是，设计一个循环激乱计数器握尺，对输

定时器0中断时，给定时器0的寄存器TH0和TL0赋咐耐知的初始值，确定了定时中断时间为250us，进衡消定时中断的频率就是10.000250=4000。因为进两次才算一个周期(beep置0一次亩扒，置1一次)，所以ding 的频率应该是2

clk是一个时钟信号，自然液冲会有上升沿至于计时的功能，则是proc11:process(clk) --clk是一个敏感变量闹饥歼beginif(rising_edge(clk))then    --上升沿触发，不过在vhdl中一般

用高速计数器计数，配专用的中判IO脉冲输入点，如西门子200的I0.0和I0.1，他们档型即可以做普通输入点也可以做脉冲输入点。最大脉冲卖蠢改频率为100MHz。如果想接更多路就要配专用脉冲模块了。我建议你先监梁知视一下，我看你这个C251

给你者前个时钟电路的汇编程序吧：muteM EQU 10h 静音键 闹铃开蠢判关 timerT EQU 0Ch 菜单键 进入退出设置状态 leftL EQU 46h 左移键 rightR EQU 47h 右移键 upU EQU 19h

n=2M瞎慧1K=2000 方式通道0是00110100通磨首答道1是 01110000通道0:：MOV AL,00110100B ； MOV DX,0FFF6H ；OUT DX,AL；芹锋 MOV AX,2000； MOV DX

voiddelay(uchari){uintx,yfor(x=ix&gt0x--)for(y=100y&gt0y--)}voidmain(){ucharpwm=1,h=20while(1){RC3=1delay(pwm)RC

这个可以用几种办法：1、直接用软件延时，如纯喊蚂用以下的DELAY（）延时子程序，如要延时5ms,直接调用DELAY(5)就好了，做埋但这种是纯软件的延时。======延时(n)ms，在4MHz晶振下！！！void DELAY(uint

首先，你要明白STM8的驱动时钟可以采用外部晶振，也可采用STM8内部的RC振荡器，二者只能选其一。 三个语句中的HSI表明是采用内部RC振荡器。你先看STM8内部的时钟树结构：其中HSI RC 16MHz就是其内部

1选项字节的概念（参考stm8s中文数据手册）： 选项字节包括芯片硬件特性的配置和存储器的保护信息，这些字节保存在存储器中一个专用的块内。除了ROP(读出保护)字节，每个选项字节必须被保存两次，一个是通常的格式(OPTx

module mc(bo,h1,h0,s0,s1,m1,m0,clk,start,rst,sh,sm,ss,md)ss,sm,sh设定时间，md控制按键加减 input clk,sh,sm,ss,start,md,rstwire clk

两个模块与电脑都能够通信，说明模块是正确的。根据以前的经验有可能是串行口的收枣返发接锋改口的问题，串口要正常通信应该是主设备的银岩判TX接从设备的RX，反之主设备的RX应该接从设备的TX。你在在FPGA的工程里将